제10장 기술동향

10-1. 향후 발전 방향

집적도는 지속적으로 향상되고 있으며 집적도를 높이고자하는 이유는 근본적으로

1. cost reduction

2. high performance

3. Fast response 등이 고집적을 통해 얻어질 수 있기 때문이다.

방법으로는 우선 트랜지스터 집적을 하려는 기판 크기를 넓히는 방법이다. 이는 같은 칩 사이즈를 생산하는 데 있어 수율을 높일 수 있으며 같은 집적 기술로는 집적도가 높아질수록 칩 사이즈가 커지기 때문에 보다 넓은 기판으로 보다 고집적도의 칩을 생산할 수 있기 때문이다. 사실 웨이퍼 사이즈를 키우는 이유는 칩 사이즈가 큰 고집적도의 칩을 생산하기 위해서라기보다는 생산성을 높이고자 하는데 보다 근본적인 이유가 있다.  웨이퍼는 챠크놀스키 방식으로 키운 인고트를 수직으로 짤라 만들게 되므로 웨이퍼 사이즈를 키운다는 것은 바로 인고트의 지름을 키운다는 얘기가 되고 이는 앞서 결정성장의 chapter에서 설명되었다시피 thermal distribution이나 dopant segregation 및 distribution의 computer 통제 문제와 결부되어 있으므로 간단한 기술은 아니다. 현재 상용되고 있는 반도체 집적장비는 주로 8인치 웨이퍼를 처리하는 장비들이고 최근 12인치 즉 지름 300mm의 웨이퍼 생산이 가능하며 양산체제를 서두르고 있는 실정이다.

둘째로는 트랜지스터의 lateral dimension을 작게 하는 것이다. 이는 근본적으로 트랜지스터의 크기를 작게 하여 집적도를 높이는 것으로 오래 전부터 연구 되어왔던 분야이다. 이 부분에 관해서는 아래의 대단위 집적을 가능케 한 요인들의 분석에서 심도 있게 다루게 될 것이다.

마지막으로는 아래 그림에서와 같은 3차원 집적이다.

3차원 집적을 위해서는 우선 저온 공정이 개발되어야 한다. 그렇지 않으면 이미 만들어진 바닥층의 트랜지스터 들이 상부층의 트랜지스터 가공 동안 망가지기 때문이다. 저온 공정을 위해서 주로 연구되고 있는 기술은 RTP (Rapid Thermal Process) 로 단시간내에 급속히 고온으로 가열하여 하부틍에 열전달을 차단하는 방법이다. 일단 실리콘 단결정 웨이퍼 상에 트랜지스터를 만들고 나면  다음 층의 트랜지스터들과의 전기적 고립을 위해 절연층을 형성하여야하는데 이 절연층은 비정질이므로 비정질 위의 실리콘 박막을 여하히 단결정 수준으로 만들 수 있는가가 또 다른 중요한 기술상의 문제가 된다.  기저층이 비정질이므로 epitaxial growth 같은 방법을 이용할 수 없다. 이를 위해서는 오래전부터 레이저를 이용한 scanning 기술이 개발되고 있는 데 scan overlap을 피할 수 없으며 집속된 광원으로부터 액상에서 고상으로의 변형을 수반하므로 많은 부작용이 따르게 되어 현재까지도 그다지 성공적이지 못하다 마지막으로 여러층을 쌓으면 쌓을수록  topology가 나빠지게 되어 새로운 박막층을 입히거나 에칭할 때 그리고 사진식각 공정에서도 미세 패턴을 위한 초점을 맞추기 어렵게 되기 때문에 소위 평탄화작업이 치명적이다.  현재 평탄화 기술은 CMP (Chemical Mechaneical Polishing) 기술 등을 비롯하여 많은 분야에 걸쳐 집중적인 연구가 진행되고 있다.

before and after the metalization

10-2 대단위 집적을 가능하게 한 요인들

1. LOCOS 공정의 개발

2. 건식에칭 기술의 개발

3. 사진식각 기술의 개발

future trends in lithography

4. 이온 주입공정의 개발

5. CVD 공정 개발

요약