2009. 5. 9

디지털 시스템 설계 및 실험	출제: 채수익

중간고사 2

1.  1.1101을 0.110으로 나누는 nonrestoring division을 하는 과정을 기술하시오. (10점)

2.  n-bit Operand의 개수가 5개에서부터 10인 경우까지 각각을 carry save adder 방식으로

operand의 개수를 2개로 줄이는 가장 경제적인 방법을 사용했을 경우의  필요한 level 수와

carry save  adder 개수를 구하시오. (10점)

3.  (1) IEEE  표준 single-precision floating point의 가감산을 하는 block diagram을

그리시오. (5점)

(2) 이에 상응하는 Verilog code를 기술하시오. (10점)

(3) 각 block의 기능의 자세히 설명하시오. (10점)

4. (1) conditional sum adder 방식으로 다음 두 수를 더하는 과정을 자세히 설명하시오 (5점).

10110111, 00101101

(2) 이 8-bit adder를 full adder와 1-bit 2-to-1 mux로 구현하고 사용된 full adder의

갯수와 mux의 개수를 세시오. (5점)

(3) full adder와 mux module을 정의한 후에 8-bit conditional sum adder 의 Verilog

code를 기술하시오. (10점)

5. 32bit 인 두 수를 곱하는 경우 bit 위치에 따라서 생기는 1-bit짜리 partial product의 개수

가 다르다. 이 경우 최대 32개의 partial product가 생기게 된다.

(1) 이 경우 accumulation을 위하여 (3,2) counter를 사용했을 때  operand의 수가 2개가

될 때까지 몇  level이 필요하고 한가? (5점)

(2) 이 경우 accumulation을 위하여 (4,2) compressor를 사용했을 때 operand의 수가 2개

가 될 때까지 몇  level이 필요한가? (5점)

(3) 한 (3,2) counter의 delay가  2D이고, 한 (4,2) compressor의 delay가 3D라고 가정

했을 때,  누가 더 빠른가? (5점)

6.  fundamental carry operator가 associative하다는 것을 증명하시오. (5점)

7.  (1) n-bit 2's complement number인 multiplicand A, multiplier X의 곱을 계산하는

sequential multiplier를 구현 알고리듬을 기술하시오. (5점)

(2) n-bit adder module을 정의한 후에 이에 상응하는 Verilog code를 기술하시오. (10점)

8.  (1) 16bit Brent-Kung adder의 parallel prefix graph를 그리시오. 이 경우 각 bit 위치에서 p, g generator는 사각형, fundamental carry operator는 원, sum generator는 세모로  그리시오. (5점)

(2) 이 경우 worst case delay 구하시오. 단, p, g generator의 delay는 1D, fundamental

carry operator의 delay는 1D, sum generator의 delay는 2D라 가정하시오.(5점)

(3) 필요한  module들을 정의한 후에 16-bit Brent-Kung adder의 Verilog code를

기술하시오. (10점)