제1장 BASICS FOR SEMICONDUCTOR TRANSISTOR

1-1. PLANAR TECHNOLOGY

Process Sequence of MOS Transistor

1-1-1 Essential steps for MOS Transistor Fabrication

1. wafer preparation : p-type Si (100)

2. base oxide formation : thermal oxidation

3. oxidation masking nitride : CVD of [eqn: Si_3 N_4]

4. isolation mask (#1)

5. channel stop implantation

6. field oxidation

7. nitride stripping

8. base oxide removal and gate oxide formation

9. poly Si gate deposition : CVD of Si

10. gate mask (#2)

11. S/D implantation

12. dielectric layer ; CVD of [eqn: SiO_2]

13. contact mask (#3)

14. metal deposition : sputtering of aluminum

15. metal mask (#4)

16. alloying

1-1-2 Essential steps for bipolar transistor fabrication

1. wafer preparation : Si (100) p type

2. mask oxidation : thermal oxidation

3. buried layer mask(#1)

4. Sb implantation

5. single crystal Si growing : EPI

6. isolation mask (#2)

7. isolation implantation

8. base mask (#3)

9. base implantation

10. emitter mask (#4)

11. emitter implantation

12. dieletric : CVD of [eqn: SiO_2]

13. contact mask (#5)

14. metal deposition

15. metal mask (#6)

16. alloying

1-1-3. 공정상의 차이

planar technology는 사진식각 기술, 박막형성기술, 그리고 불순물의 확산기술 등이 발달됨에 따라 창출된 것으로 소위 micro-electronics 의 시대를 열게 된 것이다.

micro-electronics란 전기적 중요요소 즉 inductor, capacitor, 그리고 resistor등의 passive 요소들과 transistor라는 능동적 요소를 만드는 과정에서 이들 요소들의 연결로 회로를 형성하는 것까지를 일련의 공정에 의해 완성되는 것을 말하는데 근대의 집적회로가 가능하게 된 원천기술이다.

원래 트랜지스터란 영어로 trans-resistor의 약자로 저항을 임의로 조절할 수 있다는 뜻이며 입력에 비해 그 형태만이 바뀐 출력을 내는 passive 요소들과는 달리 증폭할 수 있기 때문에 active 요소라 불린다. 트랜지스터는 unipolar인 MOS 트랜지스터와 biploar 트랜지스터의 두 가지가 있다. MOS는 majority carrier에 의해서만 작동되며 biplar는 majority carrier와 minority carrier 둘 다 중요하기 때문에 bipolar라고 불린다. MOS 에서는 gate oxide의 형성시 실리콘과 gate oxide 계면상태가 가장 중요하며 이를 위해 소위 희생 산화막을 형성하여 표면 청결도를 유지하는 방법을 쓴다. 이러한 방법이 늦게 개발되었으므로 비록 트랜지스터로써의 아이디어가 bipolar 보다 먼저 발상 되었으나 산업화가 늦어진 원인이 바로 여기에 있다. MOS 트랜지스터의 작동능력을 좌우하는 것은 게이트의 길이이다. gate의 길이가 줄어들수록 빠른 응답을 보이며 집적도 또한 높아진다. 게이트의 길이를 줄이는 작업은 사진식각기술에 좌우되며 예를 들어 256 메가 DRAM 의 경우 게이트의 길이는 0.5 마이크론 이하로 그 한계에 달하였다고 현재 생각되고 있다. 따라서 집적도의 향상은 3 차원 집적과 같은 새로운 공정기술이 개발되지 않는 한 앞으로 크게 늘어나지는 않을 전망이다. 반면 biploar의 경우는 base width 가 가정 중요한 요소이며 이는 확산공정에 의해 통제되는 데 확산은 사진식각과는 달리 임의의 통제가 어렵다. bipoar의 경우는 특히 청결상태를 유지해야하는 단위 공정이 없어 MOS 보다 일찍이 산업화에 성공할 수 있었다. 집적은 먼저 트랜지스터들 간의 전기적 고립을 확보하고 난 후 소위 active 영역 내에 트랜지스터의 제작공정에 들어가게 되는 데 MOS는 channel 내에 활동전자가 자동적으로 국한되므로 self isolation을 이루는 데 반하여 bipolar는 active 영역 전체가 고립되어야 하므로 보다 완벽한 고립방법이 필요하다. MOS의 경우는 소위 LOCOS 공정을 통해 field oxide의 형성으로 트랜지스터 간의 전기적 고립을 이루며  biploar의 경우는 junction isolation에 의한다.

따라서 biploar 트랜지스터는 MOS에 비해 단위 트랜지스터의 길이 상으로 7배이상이 소요되며 이는 집적도에 자승의 형태로 영향을 미치게 되므로 biploar는 집적에 매우 불리하다.

집적도란 얼마나 많은 트랜지스터가 모여있느냐를 나타내는데 이에 소요되는 면적을 굳이 나타내지 않는 것은 이상하다고 생각할 수 있다. 즉 예를 들어 1 메가 DRAM을 만드는 기술로 면적만 16배로 한다면 4 메가 DRAM을 만들 수 있을 것이다. 따라서 1 메가 DRAM을 만드는 기술로 4 메가 DRAM을 만들지 못한다는 것이 이상하게 들릴 것이다. 그러나 집적도의 향상을 위해 트랜지스터의 크기를 작게 하려는 노력을 계속하는 이유는 보로 생산성 때문이다. 현재 흔히 쓰이고 있는 웨이퍼의 크기는 8인치인데 한 웨이퍼당 약 88개의 다이가 생산된다. 아래 그림에서와 같이 아무리 완벽한 웨이퍼라 하더라도 결정결함은 있게 마련이며 이 경우 다이의 크기가 클수록 생산성이 낮아 단가가 높아지게 되며 다른 제품보다 단가가 높으면 생산할 능력을 잃는 것이 반도체 산업의 특성중 하나이다. 따라서 생산할 능력이나 기술이 있다는 것은 바로 생산성과 직결되는 문제이고 이에 따라 트랜지스터의 크기를 작게 만들어야 만 고집적도를 이룰 수 있게 되기 때문에 집적도를 나타내는 데 있어서 굳이 집적의 면적을 따로 명시할 필요가 없다.

Very Large Scale Integration

There are four elements for the circuit - Resistor, capacitor, inductor and transistor. Among these, transistor is called as an Active element, while the other elements are called as a passive element because the transistor is the only one which can amplify the signal. The passive elements are essential for the formation of a circuit but these are only able to change the input, not amplify an input signal like a transistor. An integration usually means to put the transistors together in a small space with an electrical isolation. So very large scale integration means to make transistors small so that a large number of transistors can be placed in a small space. It can be said that VLSI　technology is a technology about to make a transistor small and isolate the collected transistors and connect these upon our will.

By definition, a micro electronic circuit is a circuit in which four electronic circuit elements are fabricated and connected through a single sequential process. It was possible through an invention of the planar technology, which involves an interconnection of the integrated transistors by a thin film process. It is a common practice in the industry that the isolation of bipolar transistors is done by a junction isolation and that of MOS transistors by an oxide isolation.

1-2 IMPORTANT EQUATIONS

Effective density of states of the conduction band

Effective density of sates of the valence band

Bolzmann Statistics

np = [eqn: n_i^2]

non-equilibrium states - SRH recombination

basic semiconductor equations - continuity

- transport

- Poisson's equation

built-in potential

carrier density across the space charge region

minority carrier density at the edge of the space charge region under applied bias

DRAM & SRAM

1-2-1 Equilibrium Carrier Concentration

Effective density of states in conduction band

[eqn: N_C~ = 2 `left({2 pi m_e ```kT } over h^2}right)^3/2]  [eqn: ~cong ~2.8 times 10^19 /cm^3] @ [eqn: 25 ^o C]

and effective denisty of states in valence band

[eqn: N_V~ = 2 `left({2 pi m_h ```kT } over h^2}right)^3/2] [eqn: cong~ 1 times 10^19 /cm^3] @ [eqn: 25 ^o C]

여기서 h = Plank's constant = [eqn: 6.63 times 10^-34 J sec]

[eqn: m_e] = effective mass of electrons

[eqn: m_h] = effective mass of holes

원래의 Fermi-Dirac 은 [eqn: f`(E) = 1 over {e^{(E - E_F )/kT}+1}]  이지만 conduction band의 전자나 valence band의 hole의 경우 Fermi energy level로 부터 멀리 떨어져있으므로 Boltzmann 으로 근사가 가능하다. 즉,

f(E) [eqn: cong~ e^{-(E - E_F ) /kT}]

따라서,

free electron의 수, n = [eqn: N_C~~ e^{{E_C - E_F}over kT }]

free hole의 수, p = [eqn: N_V~~ e^{{E_F - E_V}over kT }]

여기서 effective 란 말은 근본적으로 Boltzman 형태의 statistics를 취하기 위해 만들어 진 것임을 알 수 있다.

np = [eqn: N_C~ N_V ~e^{E_G - kT}~= kT^3 e^{-E_G /kT}]  =  for Si @ [eqn: 25^o C]

이 식은 intrinsic 에서 뿐 아니라 dopant가 doping 되어 있는 extrinsic semiconductor에서도 적용되는 것으로 minority carrier 와 majority carrier의 수를 곱하면 doping level 에 상관없고 단지 bandgap에만 상관있는 수가 된다는 것을 인식하는 것이 중요하다.

또는,

[eqn: n_i ~= 3.9 times 10^16~ T^3/2~ e^{-{0.605 eV}over kT}] and np = [eqn: n_i^2]

free carrier의 중요한 다른 표현식:

[eqn: n ~= n_i ~e^{{E_F - E_i}over kT}~# p~ = n_i ~e^{-{E_F - E_i}over kT}]

여기서 [eqn: E_i] 는 intrinsic 경우의 Fermi-level로

[eqn: E_i ~= 1 over 2 (E_C - E_V ) + 3 over 4 kT ~ln m_h over m_e] [eqn: cong 1 over 2 E_G]

intrinsic의 경우 electrochemical potential에 해당하는 Fermi energy level은 bandgap의 약 중간정도에 위치하게 된다. extrinsic의 경우 majority carrier 또는 minority carrier의 수를 intrinsic energy level 로 표시하고자 하는 이유는 앞서의 effective density of state 를 이용하는 경우보다 대개의 경우 편리하기 때문이다.

Extrinsic Semiconductors

n-type, fully ionized donors ( As, Sb, P in silicon)

[eqn: n_n~ = 1 over 2 left [sqrt{N_D`^2 + 4 n_i `^2}+ N_D right] ~cong~N_D`~~~## p_n ~= 1 over 2 left [sqrt{N_D`^2 + 4 n_i `^2}- N_D right] ~cong~ n_i`^2 /N_D]

[eqn: E_F~ =~ E_C` - kT ~ln {N_C}over{N_D}]

p-type의 경우, [eqn: p_p~ cong~ N_A ~~and~~ n_p~ = n_i`^2 /p_p~~ ,~~ E_F~ = E_V + kT `ln N_V over p]

Einstein relationship : [eqn: D_p over mu_p = D_n over mu_n = kT over q]

At equilibrium, there should be no net flux in the system so that J(tot) must be zero. This means,

[eqn: qp mu_p E(x) = q D_p {d p} over dx] and

[eqn: n _{i} e ^{E _{i} /kT} mu _{p} E(x)`=`D _{p} {d} over {dx} left[ n _{i} e ^{(E _{i} -E _{f} )/kT} right]]

[eqn: n_i mu_p E(x) e^{E_i / kT} e^{-E_f / kT} ~ = ~ D_p n_i e^{-E_f / kT} d over dx left[ e^{E_i /kT} right]]

[eqn: therefore~~][eqn: mu_p E(x) e^{E_i / kT} ~ = ~ D_p } d over dx left[ e^{E_i /kT} right]]

[eqn: mu_p E(x) e^{E_i / kT} dE over dx ~1 over q ~ = ~ D_p 1 over kT e^{-E_i / kT} dE over dx][eqn: therefore~~ D_p over mu_p ~ = ~ kT over q]

similarly, [eqn: D_n over mu_p ~ ~ kT over q]

1-2-2 non-equilibrium state

non-equilibrium의 정의는 Fermi energy level이 uniform 하지 않은 상태를 말한다. 예를 들어 반도체 접합에서 전압을 가해주거나 빛을 쪼이거나 하는 경우가 이에 해당하는 것으로 이 경우 Fermi energy level은 그 의미를 잃게 된다. 실제로 반도체 소자의 대부분은 non-equilibrium 상태에서 작동하게 되므로 non-equilibrium 상태에 대한 이해는 매우 중요하다.

SRH recombination : [eqn: U~ = {V_th ~sigma_n~N_t ~(pn - n_i~^2 )}over {n + p + 2 N_i~ cosh left[ {E_t - E_i}over kT right]}] = [eqn: {p_n - P_n_o } over tau_r]

[eqn: tau_r] 은 recombination lifetime으로 [eqn: 1 over {sigma_n ~V_th^n~~ N_t}] 이다.

generation 의 경우는 -U = [eqn: {V_th~ sigma~ N_t~ n_i }over {2 cosh left[ {E_t - E_i}over kT right]}= n_i over tau_g]

여기서도 [eqn: tau_g] 는 generation lifetime 으로 앞서와 같다.

[eqn: sigma_n] = capture cross section for electrons ( [eqn: cong 10^-15 cm^2] )

[eqn: V_th] = thermal velocity of electrons ( [eqn: cong 10^7 cm/sec])

이식은 Shockley, Read and Hall 이 개발한 것으로 [eqn: V_th^n ~sigma_n = N_th^p~~ sigma_p] 를 가정한 것이다.

1-2-3 Basic Semiconductor Equations

1. continuity equation : steady state에서 어느 특정 부위에 전자나 hole이 시간에 따라 축적되거나 deplete 될 수 없다는 것을 수식으로 표현한 것.

[eqn: 1 over q { dI_p} over {dx } + { p - p_o} over {tau_p }= - dp over dt ## 1 over q { dI_n} over {dx } + { n - n_o} over {tau_n }= - dn over dt]

2. transport equation : 반도체 재료에서는 어떤 원소라도 전하를 가지게 된다. 원소들의 이온과 free carrier 즉 전자와 hole 등은 따라서 두 가지 요소에 의해 고체 내 이동이 이루어지는 데 그 하나는 농도 차에 의한  Fick's Law 적 이동이며 다른 하나는  전기장에 의한 힘을 원동력으로 하는 입자의 이동이다. 따라서 반도체 재료에서의 Fermi energy level은 바로 electrochemical potential 이 된다. 일반적으로 금속의 경우 전기장에 의한 이동은 없으며 절연체의 경우는 원래 free carrier 의 수가 적어 이들의 농도 구배에 의한 구동력은 극히 미약하다.

[eqn: I_p ~= q~ (mu_p~ p` E - D_p dp over dx )## I_n ~= q ~(mu_n `n `E - D_n dn over dx )]

3. Poisson's equation : Maxwell 1st equation으로부터 구해진 것으로 space charge (free carrier 가 deplete 된 상태)의 양과 이로부터 얻어지는 전기적 potential 과의 상관관계를 수직적으로 표현한 것임.

[eqn: { d^2 V} over {dX^2 } = q over {K epsilon_o }left[ (n-p) + ( N_A - N_D )right]]

여기서 K = dielectric constant,

[eqn: epsilon_o] =  permittivity of free space = 8.86 [eqn: times 10^-14] f/cm

■ Step junction

[eqn: phi_i = kT over q ln {N_D`` N_A}over {n_i `^2}] : built-in potential

[eqn: W ~= left[ {2K epsilon_o` phi_i}over q left(1 over N_A + 1 over N_D right) right]^1/2]

[eqn: E_max = - {q`N_D `X_n}over {K` epsilon_o}= - {q `N_A` X_p}over {K `epsilon_o}]

■ carrier density across the space charge region si related to the built-in potential.

[eqn: n_n_o ~= n_p_o ~ e^{{q` phi_i} over kT}## p_p_o ~= p_n_o ~ e^{{q` phi_i} over kT}]

■minority carrier density at the edge of the space charge region under applied bias.

[eqn: n_p~ = n_p_o ~ e^{qV_a `/kT}## p_n~ = p_n_o ~ e^{qV_a` /kT}]

1-4 BASIC OPERATION OF MEMORY DEVICE

random access 란 x-y matrix 에서 임의로 특정한 트랜지스터에 접근이 가능한 것을 말하며 테이프와 비교하여 중간의 음악을 들으려면 처음부터 그곳까지 가야하는 경우와 대별된다. CD 의 경우 random access 가 가능하여 테이프에 비해 특정음악을 빠르게 선택할 수 있는 것과 같은 이치이다.

(1) DRAM (Dynamic Random Access Memory)

정보의 저장은 storage capacitor에 charge를 저장하느냐 안하느냐에 달려있는데 storage capacitor에 charge가 저장되어 있는 경우를 logic 0 상태라 하고, charge가 저장되어 있지 않은 경우를 logic 1 상태라 한다면 storage capacitor에 charge를 저장하기위해서는 word line 을 이용하여 MOS TR을 ON 시킨 후 bit line을 통해 charge를 저장한다. 이때 word line 과 bit line이 x-y matrix에 해당한다. 정보의 해독을 위해서는 우선 word line과 bit line으로 특정 TR을 선택한 후 word line에 의해 TR이 ON 되어 있는 상태에서 bit line을 통해 capacitor에 charge가 저장되어 있음이 감지되면 logic 0 상태의 TR 이고 charge가 저장되어 있지 않음이 감지되면 logic 1 상태로 구별하게 된다.

capacitor에 저장된 charge는 시간이 지남에 따라 유실되며 따라서 일정량 이하로 감소되면 자동적으로 charge가 보충되도록 시스템을 구축한다. 이를 refreshing 이라 하며 이에 따라 dynamic RAM 이라 부른다.

The capacitance of the diffused bit line and its resistance can be limiting factors in the performance of DRAM.

(2) SRAM(Static Random Access Memory)

SRAM 의 작동원리를 이해하기 위해서는 우선 inverter 구조에 대한 설명이 필요하다. inverter란 아래 그림과 같이 pMOS 와 nMOS를 서로 연결함으로써 input voltage에 대한 output voltage가 역전되도록 하는 예를 들어 input voltage가 작은 경우는 pMOS는 on 상태가 되고 nMOS는 off 상태가 되어 [eqn: V_DD] 에 걸리는 전압이 그대로 output에 나타나게 되며 만약 input voltage 가 크면 pMOS 는 off 상태가 되고 nMOS는 on 상태가 되어 output voltage는 0 이 된다. 이러한 inverter에서는 소위 stand-by current가 없으므로 전력의 소모는 switching transient 에만 발생된다.

(a) A basic CMOS inverter circuit. (b) The transfer characteristic (voltage out versus voltage in) of a CMOS inverter circuit.

이제 아래 그림과 같이 inverter 두개를 연결하면 SRAM이 되는데 bit line을 통해 정보를 입력한다. 예를 들어 [eqn: B^+] 에 [eqn: B^-] 보다 상대적으로 높은 전압을 가하는 경우, T2는 off, T4는 on 되어 A점의 potential은 ground 된다. 따라서 T1은 on, T3는 off 되어 B점의 potential은 [eqn: V_CC] 의 전압을 그대로 나타내게 되며 더이상 [eqn: B^+] 로부터 전압이 가해지지 않더라도 이 상태를 유지하게 된다.  정보의 해독은 word line을 통해 선택된 6 개의 TR로 이루어진 한 cell 에서 bit line을 통해 [eqn: B^+]가 [eqn: B^-] 에 비해 전압이 높은 가 낮은가에 따라 logic 0 과 logic 1의 상태를 구별하게 된다.

SRAM 의 경우는 capacitor를 사용하지 않으며 junction leakage 말고는 current path가 없으므로 stand-by current 가 거의 0에 가깝기 때문에 refreshing을 할 필요가 없어 Static RAM이라 부른다. SRAM의 경우는 pMOS와 nMOS 가 같이 만들어져야하므로 공정이 복잡하다. 우선 기판을 n-type 실리콘 웨이퍼를 쓰는 경우, p-well을 형성하여야 하고 p-type을 쓰는 경우는 n-well을 형성하여야 하는데 pMOS가 nMOS 보다 반응 속도가 느리므로 p-type 기판상에 꼭 필요한 경에만 n-well을 만들어 pMOS를 형성하는 공정이 가장 널리 쓰이고 있다.

6 개의 트랜지스터가 모여 1 bit를 이루므로 집적도의 면에서는 DRAM보다 훨씬 불리하다. 그러나 근대의 VLSI 시대에서는 이미 집적도가 크게 높아져 있으므로 전력 소모에 따른 열방출이 더욱 큰 문제이므로 SRAM 이 주로 쓰이고 있으며 이같이 nMOS 와 pMOS 가 한데 어우러져 만든 소자를 CMOS (Complementary MOS) 라고 부른다.

(3) 4 TR SRAM

High value of R required to reduce the power dissipation in the cell.