제5장 MOS Transistor II

앞장에서는 MOS 트랜지스터의 기본적인 작동원리에 관한 것이었지만 본 장에서는 기본적인 형태는 아니더라도 실제 MOD 트랜지스터의 작동에 무시할 수 없는 소위 2nd order effect에 관해 다루게 된다. 그 중요성이 덜해서 2nd order라고 하는 것이 아니다. MOS 트랜지스터를 이해하는 데 있어서 우선적으로 다루기에는 오히려 기본 작동원리의 이해에 장애가 되므로 미뤄놓았던 요소들이다.

5-4 Effect of Substrate Bias (Back-gate bias)

아직까지 우리는 기판에 가해주는 전압은 0 으로 ground 되어 있다고 가정하였다. 즉 [eqn: V_{SU B}] = 0. 그러나 회로의 구성상 기판이 ground 되어 있지 않을 수 있으며, 특히 negatively bias 되어 있는 경우에는

[eqn: V_ {S U B} ~!=~ 0 ~,~~then ~~ Q_B ~=~ - root{2q k_s epsilon_o N_A (2Phi_F + V_{S U B})}]       -20

[eqn: V_{S U B}]에 따른 [eqn: Q_B] 의 변화는 gate voltage의 변화를 유발하고   따라서,

[eqn: V_Th ~=~ phi_MS ~-~ phi_f over C_o ~+~ 2 phi_F ~+~ {root{2q k_s epsilon_o (2 phi_f + V_{S U B})}} over C_o]       -21

back-gate bias 효과를 감안하지않고 유도되었던 I-V 관계식 등은 [eqn: V_TH] 를 윗 식의 값으로 대체하기만 하면 모두 유효하며, 일반적으로 back-gate bias는 junction capacitance 를 줄이기위해 modern MOS 에서 흔히 쓰인다.

Figure 8.10 Plots of √ID versus showing the effects of a bias Vs-VB between the source and the bulk. The observed shift in threshold is predicted by Eq(8.2.1)

5-2 Channel Length Modulation

saturation 영역에서는 [eqn: V_D]변화에 의해 pinch-off point가 Source쪽으로 옮겨지게 되며(즉, drain의 영역이 확장됨) 이때 Current는 [eqn: L_eff] 의 감소에 따라 증가하게 된다.

([eqn: I~~ PROPTO~~ 1 over L_eff] )   소스와 드레인이 step junction의 형태를 이루고 있다고 가정하면 depletion 영역의 확장은 [eqn: sqrt {V_D}]에 비례하게 된다. 만약 channel length가 depletion 영역의 확장 즉 [eqn: Delta~X_D] 보다 월등히 크고 산화막의 두께 [eqn: X_o] 이 [eqn: X_D] (depletion width) 보다 월등히 크다면 [eqn: V_D]에 의한 channel length의 변화는 다음과 같이 나타낼 수 있다.

[eqn: DELTA L = SQRT { {2k_s epsilon_o} over{qN_A }(V_D -V_D^sat ) }]    -22

	The decrease in L is responsible for an increase in I in the saturation region ∴ a finite output impedence results

5-3 Subthreshold Current

Gate voltage가 threshold voltage 이하로 되면 소스와 드레인 간에 전류가 흐르지 않는 것은 아니다. 이때 흐르는 전류를 소위 subthreshold current 라고 하며 drain source 간의 전압이 낮은 경우, [eqn: phi_s] 를 [eqn: - phi_p] 라고 가정하면 쉽게 이 영역에서의 트랜지스터 동작상태를 알 수 있다.  이러한 조건에서는 Poisson's equation 을 inversion charge와 fixed acceptor charge로 나타낼 수 있다.

[eqn: {d^2 phi} over {dx^2 } = - rho over epsilon_s approx { q N_a} over {epsilon_s }(N_a + n ) = qN_a over {epsilon_s }left[ 1 + exp left( { q(phi - LEFT | phi_p RIGHT | )} over { kT} right)right]]      8.4.3

이식을 d phi 로 양변을 곱하면 [eqn: E (dE /d phi ) = d^2 phi /dx^2] 이므로 다음과 같이 oxide silicon 계면 근처의 실리콘내 field를 구할 수 있다.

[eqn: E_x = left{ {2 q N_a }over {epsilon_s }left[ phi_s + LEFT | phi_p RIGHT | + kT over q left( exp {q (phi_s - LEFT | phi_p RIGHT |) }over kT - exp {-2q LEFT | phi_p RIGHT | }over kT right )right]right}^1/2]   8.4.4

section 7.3의 식 8.4.4를 이용하면 induced semiconductor charge [eqn: Q'_s] 와 surface field 를 Gauss' Law 를 통해 연결시킬 수 있다. Free charge density [eqn: Q'_n] 은 [eqn: Q'_s] 에서 fixed depletion layer charge [eqn: Q'_d = - sqrt{2 q epsilon_s N_a ( phi_s LEFT | phi_p RIGHT |) }] 를 빼면 구할 수 있다. 이 과정에서 surface potential 의 범위에 대해 적절한 가정을 하면 Q'_n 이 구해지는데 식으로 표현하면 다음과 같다.

[eqn: Q'_n = - kT over 2q sqrt{{2 q epsilon_s N_a}over {phi_s + LEFT | phi_p RIGHT | }}exp left[ {q(phi_s - LEFT | phi_p RIGHT |)}over kT right]]    8.4.5

이식은 threshold 바로 밑에서는 [eqn: Q'_n] 이 surface potential에 exponentially 변한다는 것을 말해주고 있다. [eqn: Q'_n] 을 gate 및 threshold voltage term으로 표현하면

[eqn: Q'_n approx - kT over 2q sqrt{{ q epsilon_s N_a}over { LEFT | phi_p RIGHT | }}exp left[ {q(V_G - V_T )}over {eta kT} right]]    8.4.6

여기서 [eqn: eta = left[ 1 + left( 1 over {2 C'_ox} right) left( {q epsilon_s N_a} over{ LEFT | phi_p RIGHT | }right)^1/2 right]]

따라서 free electron density 와 current 모두가 [eqn: V_G] 가 [eqn: V_T] 에 접근함에 따라 exponentially 증가하게 된다. strong inversion이 시작되는 즉 [eqn: V_G] = [eqn: V_T] 에서는 [eqn: Q'_n] 이 [eqn: V_G] 에 linear 하게 변한다.  이러한 현상을 아래 그림에 나타내었다.

그림. Measured values of drain current near and below conventional threshold for an n-channel IGHET. The behavior is exponential for [eqn: V_G] < [eqn: V_T] as predicted by equation 8.4.6

subthreshold current가 exponentially 감소하기 때문에 실제 소자에서는 off 상태의 트랜지스터를 만들기 위해서 [eqn: V_T] 아래로 약 0.5 volts 정도되는 전압을 가한다. 이 경우 subthreshold current는 거의 무시할 정도가 된다.

5-3. Subthreshold Currents in Long Channel Devices

classical MOS이론은 [eqn: V_GS] 가 [eqn: V_TH] 보다 작으면 [eqn: I_DS] = 0 이라고 가정한다. 그러나 실상은 이러한 조건하에서도 마치 biploar 와 같이 [eqn: I_DS] 가 [eqn: V_GS] 에 따라 exponentially 변화한다. 이러한 효과를 long channel에서 먼저 다루어보자 ( 즉 [eqn: V_TH] 에 대한 geometry effect를 고려 안 하자는 것임)

MOS band structure를 나타낸 것으로 substrate를 기준으로 [eqn: V_{SS UB}]와 [eqn: V_G] 가했을 때를 나타낸 것임.

subthreshold region 즉 weak inversion 영역에서는

1. [eqn: E_F] 가 [eqn: E_i] 위로 당겨짐에 따라 surface에서의 minority carrier 인 [eqn: e^-] 수가 [eqn: E_f - E_i] 기하급수적으로 비례하며 증가한다.

2. [eqn: Phi_s = 2 Phi_f] 일 때  strong inversion이 이루어지며 ( [eqn: n_surf = p_ bulk] ) 이를 [eqn: V_TH] 라 부른다.

3. [eqn: Phi_s < 2 Phi_f] 인 경우, surface 에 존재하는 지배적 charge는 ionized acceptor atom 들이다. 즉 [eqn: n_surf ``<< {N_A}^-]

[eqn: rarrow] [eqn: therefore] there is no electric field laterally along the surface since Poisson's equation is the same everywhere.

[eqn: rarrow] [eqn: therefore] any current flow must be by diffusion

so few [eqn: e^-] that [eqn: E_x = 0]

[eqn: therefore] [eqn: I_D] = - A q D [eqn: {d n} over dx]

즉 [eqn: q mu n E(x)] term is 0

4. channel을 따라서의 electron gradient 즉 [eqn: {d n} over dx] 는 constant current를 유지하기 위해 반드시 constant 라야 한다. [eqn: therefore] [eqn: I_D] = [eqn: A q D {n(0) - n(L)} over L]

We can now use our normal statistics describing carrier concentrations to calculate n(0) and n(L)

앞서의 band diagram을 참고하면

n(0) = [eqn: n_i ~e^{{q ( PHI_s - V_SSUB - Phi_f ) } over kT}] ------------33

n(L) = [eqn: n_i ~e^{{q ( PHI_s - V_DSUB - Phi_f ) } over kT}]------------34

where [eqn: Phi_s] is the surface potential with respect to the substrate.

[eqn: rarrow] [eqn: Phi_s] 가 channel을 따라 거의 constant 임을 주목하라 ( [eqn: E_x] = 0)

alternatively, we could express the channel [eqn: e^-] concentration in terms of [eqn: n_s] the [eqn: e^-] concentration in the [eqn: n^+] regions

n(0) = [eqn: n_s e^{- {q ( Phi_bi - Phi_s ) } over kT}]

n(L) = [eqn: n_s e^{- {q ( V_DS + Phi_bi - Phi_s ) } over kT}]

이식보다는 식 33 또는 34이 보다 유용하다.

만약 substrate 의 charge를 균일하다고 한다면 ( 즉 [eqn: {N_A}^-] ) Poisson's equation으로부터

[eqn: {d^2 Phi } over dx^2] = [eqn: {q {N_A}^-} over epsilon_s] = - [eqn: dE over dx]

[eqn: therefore] 물리적 거리에 따라 Phi 는 parabolically 변화하고 E는 직선적으로 변화한다. [eqn: rarrow] [eqn: e^-] 의 농도는 표면에서 멀어질수록 [eqn: e^{- qPhi over kT}] 로 감소하므로 거의 모든 minority carrier [eqn: e^-] 는 potential이 [eqn: kT over q] 만큼 떨어진 영역 내에 속한다고 할 수 있다.

[eqn: therefore] "inversion layer"의 두께 = [eqn: X_INV] [eqn: cong] [eqn: {Delta Phi} over E_s] where [eqn: Delta Phi] = [eqn: kT over q] and [eqn: E_s] is the field at the surface.

From Gauss' Law, [eqn: epsilon_s E_s] = - [eqn: Q_B] = [eqn: sqrt{2 epsilon_s q N_A Phi_s}]

[eqn: therefore] [eqn: X_INV ~cong~ {epsilon_s kT/q } over {sqrt{2 epsilon_s q N_A Phi_s}} ~= kT over q sqrt{epsilon_s over {2 q N_A Phi_s}}]

결국,

[eqn: I_D ~= q W over L D`` n_i`` left{ e^{{q ( Phi_s - V_SSUB - Phi_f )}/kT``}- e^{{q ( Phi_s - V_DSUB - Phi_f )}/kT}``right} kT over q sqrt{epsilon_s over {2 q N_A Phi_s}}]-------38

since [eqn: A = W][eqn: X_INV]  using[eqn: V_DSUB ~ = V_DS + V_SSUB] ,

[eqn: I_D ~= W over L k`T`` D`` n_i`` sqrt{epsilon_s over {2 q N_A Phi_s}} left{ e^{{q ( Phi_s - V_SSUB - Phi_f )}/kT``} right} left{ 1 - e^{- {q V_DS}/kT}``right}]

이식을 활용하기 위해서는 [eqn: V_G] 가 외부에서 가해준 전압이므로 [eqn: V_G] 에 따라 [eqn: Phi_s] 가 어떻게 변하는지를 알아야 한다.

[eqn: V_GSUB] = [eqn: V_FB] + [eqn: Phi_s] + [eqn: sqrt{2 q epsilon_s N_A Phi_s } over C_o]

일반적으로 source potential을 기준으로 하므로

[eqn: V_GSUB] = [eqn: V_GS] + [eqn: V_SSUB]

[eqn: Phi_s] = [eqn: psi_s] + [eqn: V_SSUB]

[eqn: therefore] [eqn: I_D ~= W over L k`T`` D`` n_i`` sqrt{epsilon_s over {2 q N_A Phi_s}} left{ e^{{q ( psi_s - Phi_f )}/kT``} right} left{ 1 - e^{- {q V_DS}/kT}``right}]

[eqn: V_GS] = [eqn: V_FB + psi_s + sqrt{2 q epsilon_s N_A ( psi_s - V_SSUB ) } over C_o]   ---42

the depletion layer capacitance is

[eqn: C_D] = [eqn: sqrt {{q epsilon_s N_A }over {2 (psi_s + V_SSUB )}}]

식 42 로부터

[eqn: {partial V_GS } over {partial psi_s }] =

1 + [eqn: 1 over C_o sqrt{{q epsilon_s N_A}over {2 ( psi_s + V_SSUB ) }} = 1 + C_D over C_o == n]

This essentially means that a fraction of the applied voltage [eqn: V_GS] is effective in modulating the surface potential [eqn: psi_s], via the capacitance voltage divider.

i.e.,

[eqn: {partial psi_s } over {partial V_GS } = {1 over C_D} over {1 over C_D + 1 over C_o}]

식 41에서 [eqn: psi_s]  를 제거하기위해서는 식 42를 [eqn: psi_s] = [eqn: 1.5 Phi_f] 인 점에서 series로 expand 해야한다. ( weak inversion corresponds to [eqn: Phi_f <= psi_s <= 2 Phi_f])

[eqn: therefore] [eqn: V_GS] [eqn: cong] [eqn: V_GS `` RIGHT | _{psi_s = 1.5 Phi_f} + n`` ( psi_s - 1.5 Phi_f ``)]

[eqn: { V_GS}^*]

[eqn: { V_GS}^*] 는 42 식에서  알수 있다.

46과 41 식을 합쳐 exponential term 안의  [eqn: psi_s] 를 제거하고 43을 이용하여 41 식의 [eqn: psi_s] 의 square root 항을 없애면 결국,

[eqn: I_D ~=]

[eqn: mu ``left( kT over q right) ^2 C_D ``W over L ``left{ exp{left[ q over kTn ( V_GS - {V_GS}^* ) - {q Phi_f} over 2kT right]} right} left{ 1 - exp[-{qV_DS }over kT ] right}]

Note the following;

1. [eqn: I_D] depends on [eqn: V_DS] only for small [eqn: V_DS] i.e., [eqn: V_DS~~ <=] [eqn: 3 kT over q] since [eqn: e^{-{q V_DS} over kT}] rapidly [eqn: rightarrow] 0 for larger [eqn: V_DS].

2. [eqn: I_D] depends exponentially on [eqn: V_GS] but with an "ideal factor" n > 1 . Thus the slope is poorer than a BJT but approaches a BJT in the limit n [eqn: rarrow] 1.

3. [eqn: N_A] and [eqn: V_SSUB] enter through [eqn: C_D]

Brews ( ref 7) 에 의해 보다 정확한 분석을 행한 결과는 다음과 같다.

slope = S = [eqn: kT over q ln 10 left{ {1 + C_D over C_o} over {1 - 2 over a^2 left( C_D over C_o right)^2} right}]

where a [eqn: ==] [eqn: {K_s t_ox} over K_o sqrt{{2 q^2 N_A}over {epsilon_s k T}}]

This gives slightly larger values of S ( poorer slopes) than 식 48 (윗식)

note that

1. For [eqn: N_A] = constant, decreasing [eqn: t_ox] improves S since [eqn: C_o] gets larger.

2. For [eqn: t_ox] = constant, increasing [eqn: N_A] degrades S since [eqn: C_D] gets larger.

3. S is improved most by small "a" i.e., by using thin oxides and light doping.

[eqn: rarrow] scaling generally implies S cong constant because of 60 mV / decade limit.

[eqn: V_SSUB] 를 가하면 [eqn: C_D] 가 감소하기 때문에 S 가 좋아진다.

[eqn: therefore]  NMOS의 경우 Substrate bias 는 turn off 특성을 개선하는데 바람직하다.

L cong 10[eqn: mu], W cong 20[eqn: mu], [eqn: t_ox] [eqn: cong] 315 [eqn: ANGSTROM] , [eqn: N_A cong 10^16 /cm^3]

note the two effects of applying [eqn: V_SSUB]

1. [eqn: V_TH uparrow]

2. S [eqn: downarrow] (improves) because [eqn: C_D downarrow]

5-3. Short Channel Effects on Subthreshold Currents

Note that when L downarrow, two things happen

1. [eqn: V_TH] decreases for [eqn: V_DS cong] 0

2. [eqn: V_TH] decreases for [eqn: V_DS] > 0 in the short channel device

그러나 short channel device 에서는 Subthreshold [eqn: I_D - V_GS] 또한 shift 된다.

이 경우 Taylor model이 바로 적용될 수 있는데,

[eqn: I_D ~=] [eqn: mu left( kT over q right) ^2 C_D W over {L - L_4 - L_3 } left{ exp left[ q over kTn ( V_GS - {V_GS}^* ) - {q Phi_f} over kT right] right} left{ 1 - e^{{q V_DS} over kT} right}]--50

where,

[eqn: L_4] = [eqn: sqrt{{2 epsilon_s ( V_bi + V_DS - psi_s )} over qN_A}]

[eqn: L_3] = [eqn: sqrt{{2 epsilon_s ( V_bi - psi_s )} over qN_A}]

L = [eqn: 2.5 mu]

W = [eqn: 21 mu]

[eqn: t_ox] = 530[eqn: ANGSTROM]

[eqn: N_A] = [eqn: 1.2 times 10^16 /cm^3]

Note that Taylor's ,pde; goves reasonable agreement with experiment for a variety of [eqn: V_DS] and [eqn: V_{S UB}] values

CONCLUSIONS

1. In the weak inversion or subthreshold region, MOS devices have exponential characteristics but are less " efficient than BJTs because n>1.

2. Subthreshold slope S does not scale but is cong constant. therefore [eqn: V_TH] can usually not be scaled as called for in the ideal scaling laws.

3. [eqn: V_DS] affects not only [eqn: V_TH] but also subthreshold currents.

4. To optimize S, thin oxides, low [eqn: N_A] and [eqn: V_{S UB}] are desirable.

5-1 Short Channel Effect on Threshold Voltage

channel 길이가 긴 경우는 bulk의 charge [eqn: Q_B] 를 gate 홀로 담당하게 되지만 short channel의 경우에는 소스와 드레인의 depletion 영역이 이 bulk charge를 gate와 아울러 분담하게 된다.

따라서 channel의 길이가 짧아질수록 gate가 담당해야하는 [eqn: Q_B] 분이 적어지게 되어 threshold voltage가 낮아지는 경향을 나타내게 된다.

이러한 현상은 기판의 doping이 낮을수록 ( 기판의 저항이 높을 수록) 심하게 나타난다. 따라서 실제 생산공정에서는 channel 길이에 따른 threshold voltage의 변화 폭을 줄이기 위해 channel 부분에 이온주입을 이용하여 국부적으로 doping level을 높이고 있다.

MOS equation들을 유도할 때 유용하게 사용하였던 가정 중 하나는 surface space charge layer의 charge는 gate 와 substrate 사이의 전압에만 의존한다라는 것이였는데 이러한 가정은 pn junction을 비롯하여 gate와의 관계에서 나타나는 source 와 drain 근처의 depletion 영역에는 안 맞는 것이다. 만약 channel length가  junction depletion layer의 두께에 비교하여 매우 크다면 이러한 틀린 가정으로 나타나는 error는 무시할 정도이지만 만약 channel 길이가 작아져서 total space charge에 대해 source와 drain의 depletion이 영향을 미치게 된다면 심각한 error을 유발한다. 특히, threshold voltage에 미치는 영향은 심각하다.

Figure 8.20 Cross section of a short-channel IGFET illustrating a simple geometrical model to account for threshold reduction. The depletion - region charge induced by the gate is estimated to be contained in the doped region

여기서는 간단히 geometrical technique을 사용하여 실험치를 예견 할 수 있는 model을 제시하고자 한다. gate voltage에 의해 유발된 charge는 아

래 그림의 dotted 영역에 국한되게 된다.

만약 이 charge를 [eqn: Q_d1] 이라 한다면,

[eqn: Q_d1~ =~ q ~x_{d`max}W```N_a {L + L_1}over {2}]   8.4.7

여기서 W 는 channel width 이고 [eqn: N_a] 는 dopant density 이다. [eqn: Q_d1] 은 threshold voltage에 의해 유도된 charge이다. 이 그림에서 [eqn: L_1]이 L 보다 심각하게 작다면 [eqn: Q_d1] 은 앞서의 [eqn: Q_d] 보다 작게 된다. [eqn: r_2] = [eqn: r_j + x_dmax]  로 [eqn: r_j] 는 junction radius이고 [eqn: r_2] 는 space charge zone 의 boundary 이다. 단순 geometry에 의하면.

[eqn: f~ ==~ Q_d1 over Q_d = 1 - r_j over L left( sqrt{1 + 2x_dmax over r_j} - 1 right)]     8.4.8

여기서 parameter f 는 MOS geometry에 따른 unique function이다. 이를 7.3.18 식을 이용하여 [eqn: V_TH] 와 연결시키면,

[eqn: V_T = V_FB + 2 ``LEFT | phi_p RIGHT | + V_s - {f Q'_d} over {C'_ox} ~~~~~~~~~~~~~~~~~~~~~~~~~## = V_FB + 2 ``LEFT | phi_p RIGHT | + V_s - {f } over {C'_ox}sqrt{2 epsilon_s`` N_a ``(2 LEFT | phi_p RIGHT | + V_s - V_B`` ) }]        8.4.9

아래 그림에는 [eqn: V_B - V_s] 가 5 volts 이고 [eqn: x_ox] 가 500 Å , [eqn: r_j] 가 0.5 [eqn: mu m] 인 경우 p-channel의 MOS  결과이다. 이 그림에서 알 수 있듯이 channel length가 3 [eqn: mu m] 이하로 되면 [eqn: V_T] 에 심각한 영향을 준다는 것을 알 수 있다.

Figure 8.21 Theoretical variation in threshold voltage as a function of channel length for p-channel IGFETs having various substrate dopant concentrations. The predictions were made by using Eq.(8.4.9) (Reprinted by permission)

5-1. Small Geometry 와 전기적 특성과의 관계

A. Geometry Effects on [eqn: V_TH]

실험적으로 보면 L 과 W 가 작아질수록 [eqn: V_TH] 는 L 과 W 및 [eqn: V_D] 에 민감해 짐을 알 수 있다.

이러한 효과 등을 분석하자면 컴퓨터를 이용하여 Poisson 및 Continuity 식을 2D 나 3D 로 풀면 된다 그러나 이러한 문제를 두고 analytical 하게 푸는 것에 대해 논의하고자하는 것은 1. 이들 방정식들이 물리적 통찰을 할 수 있게 하고

2. 물리적 통찰을 통해 device design 의 최적화를 위한 아이디어를 제공한다.

따라서 이 문제들을 풀기 위한 연구논문이 수도 없이 많다. 여기서는 이들 발표된 논문을 근거로 가장 간단한 접근 해결방안을 찾아나갈 것이다.

assume : 1. [eqn: V_D] = 0 for the moment

2. [eqn: Phi_s] = [eqn: 2 Phi_f] @ [eqn: V_G] = [eqn: V_TH] and [eqn: Phi_s] is unaffected by short               channel effects

Charge conservation gives us

[eqn: Q_G] + [eqn: Q_o] + [eqn: Q_I] + [eqn: Q_B] [eqn: ==] 0

also,

[eqn: V_TH] = [eqn: V_FB] + [eqn: 2 Phi_f] + [eqn: Q_B over C_o]

and [eqn: Q_B] is given in eq'n 1

From simple MOS theory  [eqn: W_D] is given by

[eqn: W_D] = [eqn: sqrt{{2 epsilon_s`` ( 2 Phi_f + V_{S UB}``)}over {q N_A } }]

We now assume that only the charge inside the trapezoid is supprted by the gate, i.e., the junctions support the remaining charge. ( This implies that [eqn: Q_B] is smaller than in a long channel device and therefore for a given [eqn: V_G] , [eqn: Q_I] is larger to maintain neutrality [eqn: therefore] [eqn: V_TH] [eqn: downarrow].)

The total charge in the trapezoid is

[eqn: Q_B '] = [eqn: q N_A W_D left( {L + L'} over 2 right)]

where [eqn: Q_B ' < Q_B] because L' < L

Straight forward trigonometric analysis, then yields

[eqn: {L + L' } over 2L = 1 left{ sqrt{1 + 2W_D over j_j} -1 right} r_j over L]

If we now assume that the non-uniform [eqn: Q_B] distribution can be averaged over L in its effect ( this is a key assumption), then

[eqn: V_TH~ = V_FB + 2 Q_f + Q_B over C_o left{ 1 - left[ sqrt{1 + 2W_D over r_j}-1 right] r_j over L right}]

This is the desired result which predicts [eqn: V_TH] as a function of L, [eqn: r_j] and W or [eqn: N_A] for [eqn: V_D] = 0

Note 1. [eqn: Delta V_TH] [eqn: propto] [eqn: 1 over L] is predicted

2. As[eqn: r_j] [eqn: downarrow], [eqn: Delta V_TH] [eqn: downarrow]  [eqn: therefore] shallow junctions are preferred.

3. For large L, [eqn: Delta V_TH] [eqn: rarrow] 0 and the long channel form applies.

4. [eqn: N_A] shows up in [eqn: W_D] and [eqn: Q_B] and affects both [eqn: V_TH] and [eqn: Delta V_TH]

5. [eqn: V_{S UB}] is included in [eqn: W_D] as well.

The formulation presented so far provides reasonable agreement with experiment at least under some conditions. Other data brings into question of the 1over L dependence, also, so far no [eqn: V_DS] dependence has been included.

In order to incorporate the influence of drain voltage on [eqn: V_TH] , Taylor ( IEEE Trans. Elec. Dev. March 78, pg 337) has modified Yau's analysis as follows.

The main change here is that [eqn: L_2] is allowed to reflect [eqn: V_D != 0] and the region under the gate near the source and drain regions is now junction charge rather than gate charge ( i.e., [eqn: L_3] and [eqn: L_4 != 0])

Assuming that the abrupt depletion approximation holds in regions I and III, we obtain

[eqn: L_2 = L - sqrt{{2 epsilon_s ``( V_bi - Phi_s )} over qN_A} - sqrt{{2 epsilon_s ( V_bi + V_DS - Phi_s ``)} over qN_A}]

source side [eqn: L_3]             drain side [eqn: L_4]

For [eqn: V_D] = 0 , [eqn: V_bi] [eqn: cong] [eqn: Phi_s] @ [eqn: V_TH] since [eqn: Phi_s] = [eqn: 2 Phi_f] and so [eqn: L_2] [eqn: cong] L which is Yau's model as described above.

For [eqn: V_D] [eqn: !=] 0 eq'n 21 may be used to show that

[eqn: V_TH = V_FB + 2 Phi_f + Q_B over C_o {left{~~~~~~ right}} over {L - sqrt{K ( V_bi + V_DS - 2 Q_f ``)}}]

where,

{      } = [eqn: left[ L + r_j - 1 over 2 sqrt{K ( V_bi + V_DS - 2 Phi_f )}right]]

[eqn: - 1 over 2 left[ K ( V_bi + V_DS - 2 Q_f ) + 2 r_j sqrt{K ( V_bi + V_{S UB}+ V_DS} ``+ {r_j}^2 } right]^1/2]

[eqn: - 1 over 2 left[ 2 r_j sqrt{K ( V_bi + V_{S UB})}+ {r_j}^2 right)^ 1/2 ``right]]

여기서 K [eqn: ==] [eqn: {2 epsilon_s } over {q``N_A}] 이고 source side offset ([eqn: L_3] ) 에 관련된 항은 모두 제외시켰다. 만약 [eqn: V_DS] = 0 이라고 가정하고 [eqn: V_bi] = [eqn: 2 Phi_f] 라면 식 22 는 식 20으로 된다.

[eqn: r_j~ >>~ sqrt{K ( 2 Phi_f + V_BS )}] 의 경우에는 즉 vertical sides on the junctions,

식 22 는 다음과 같이 된다.

[eqn: V_TH ~= V_FB + 2 Phi_f + Q_B over C_o left{ 1 + {L - sqrt{K ( V_bi + V_DS + V_{S UB}}~- sqrt{K ( V_bi - V_{S UB}``)}} over {L - sqrt{K ( V_bi + V_DS - 2 Phi_f ``)}} right}]

----------------23

[eqn: therefore] the added complexity of the Taylor model does permit "reasonable" estimation of [eqn: V_D] effects on [eqn: V_TH]

바로 이러한 사실은 Si/[eqn: SiO_2] 계면에서의 potential에 영향을 준다는 것인데 이를 도식화하면 다음과 같다.

[eqn: V_DS]가 0 보다 크거나 L 이 작은 경우에는 [eqn: L_4] 가 L의 심각한 부분을 차지하게 되고 전체 channel에 걸친 surface potential은 [eqn: V_DS] 또는 [eqn: Q_B ' ( L_4 )] 에 의해 감소하게 된다.

5-1. Small Channel Width Effects on [eqn: V_TH]

Channel length가 [eqn: V_TH] 에 미치는 영향과 더불어 small channel width 역시 [eqn: V_TH] 에 영향을 미친다.

이 그림은 channel width의 cross-section 인데 depletion layer 가 deep 한데서부터 shallow 한데로 급격하게 변할 수 없다는 것을 알수 있다. 따라서 transition 영역과 gate에서 W의 바깥쪽으로 field line들이 퍼지게 되므로 [eqn: Q_G] 가 W 의 바깥쪽 일부분 charge를 담당하게 된다.

따라서 [eqn: Q_I downarrow]  [eqn: V_TH uparrow]

실제 구조에서는 channel stop ion implantation을 행하게 되므로 보다 복잡해진다. 여기에 대해서는 나중에 다시 고찰하기로 한다.

channel stop implantation이 없는 균일하게 도핑되어 있는 substrate이 경우 그리고 [eqn: V_D] [eqn: cong] 0 인 구조를 생각해보자. (ref 6 )

[eqn: Q_BW] = triangle area charge under thick oxide, supported by gate

[eqn: Q_BL] = trapezoidal area charge supported by gate ( Yau)

[eqn: alpha] = parameter presumably dependent on oxide thicknesses, doping shape of oxide step etc. which likely will have to be experimentally determined.

이 부피 안에 함유되어 있는 charge는 [eqn: 1 over 2] [eqn: Q_BW] 이다.

그 모양은 위에서 보면 rectangular 이지만 옆면은 triangular 이고 안쪽으로 경사져 있다.

[eqn: Q_BL] = [eqn: q ``N_A`` L`` W`` W_D`` left{ 1 - r_j over L left( sqrt{1 + 2W_D over r_j }-1 right) right}]

이 부피 안에 포함된 charge 는

[eqn: Q_BW] = [eqn: alpha] [eqn: q N_A L {W_D}2 left{ 1 - 2 over 3 r_j over L left( sqrt{ 1 + 2W+_D over r_j } - 1 right) right}]

We now assume that the narrow width and short channel effects can be simply superimposed so that the total charge supported by the gate is given by,

[eqn: Q_T] = [eqn: Q_BL] + [eqn: Q_BW]

= [eqn: q N_A L W W_D left{ 1 - r_j over L left( sqrt{ 1 + 2W_D over r_j } -1 right) + {alpha W_D } over W left[ 1 - 2 over 3 r_j over L left( sqrt{1 + 2W_D over r_j } -1 right) right}]

= [eqn: q N_A L W W_D left{ 1 + {alpha W_D } over W - r_j over L left( 1 + 2 over 3 {alpha W_D } over S right) left( sqrt{ 1 + 2W_D over r_j } -1 right) right}]

the term in front of the brackets can be recognized as the bulk charge which would be present in a long and wide channel device, so that

[eqn: V_TH = Phi_MS - Q_f over C_o + 2 Phi_f Q_T over C_o]

[eqn: V_TH ~= Phi_MS - Q_f over C_o + 2 Phi_f + Q_B over C_o left{ 1 + {alpha W_D } over W - r_j over L left( 1 + 2 over 3 {alpha W_D } over W right) left( sqrt{ 1 + 2W_D over r_j } -1 right) right}]

where [eqn: Q_B] = [eqn: sqrt{2 q epsilon_s N_A ( 2 Phi_f + V_{S UB } ) }]

만약 W 가 무한대가 되면 이 식은 바로 앞서의 short channel effect 만을 고려하여 만든 식 20이 된다.

또한 만약 L 과 W가 동시에 무한대가 되면 정상적인 long channel V_TH 가 된다. 요약하면,

L [eqn: downarrow] -> [eqn: V_TH downarrow]

W[eqn: downarrow] -> [eqn: V_TH uparrow]

[eqn: W_D uparrow] -> [eqn: V_TH] 가 보다 더 L 또는 W 에 민감해진다. 즉, lightly doped substrate 나 [eqn: V_{S UB}] 가 문제를 더 악화시킨다.

[eqn: r_j uparrow] -> [eqn: V_TH] 는 L 에 보다 더 민감해진다. ( [eqn: therefore] deep junctions undesirable)

[eqn: alpha] 라는 변수는 너무 많은 조건들에 따라 변하기 때문에 계산으로 구하기 어렵다.

실제 구조에서는 oxide step 들이 taper 져 있기 때문에 alpha의 계산은 더욱 복잡하다.

[eqn: therefore] [eqn: alpha] 는 실험적으로 구하는 것이 통례이며 대체로 0 에서 1 사이의 값을 갖는다.

식 28은 실험치와 잘 일치한다. [eqn: alpha] 값은 W 값이 크기 때문에 중요하지 않다. T9 ( L [eqn: cong] 0.9 [eqn: mu] on mask, [eqn: cong] 0.6 [eqn: mu] in device)의 경우 문제가 심각함을 주목하라. 여기서 [eqn: V_D] 는 모두 10 mV 이다.

2D 컴퓨터 simulator 인 NOBLE (IEDM □76) d;간단한 analytic expression 식인 28 과 비교하였다. alpha cong 0.25 로 할 때 W = 1 [eqn: mu]에서 20 mu 까지의 경우 실험치와 잘 일치함을 알수 있다. 이 simulation에서는 p substrate가

2 [eqn: Omega]cm 로 균일하게 doping 되었음을 가정하였다.

For high resistivity substrate ( 12 [eqn: Omega]cm) 그리고 ion implanted channel의 경우, 역시 잘 일치 함을 알 수 있다. field implant는 행하지 않은 상태에서 NOBLE simulation을 행하였다.

[eqn: alpha] [eqn: cong] 0.25

왼쪽 표는 small device에서 Delta [eqn: V_TH] 효과에 대해 요약하였는데 W 와 L 과 같은 특정한 변수에 대해 Delta [eqn: V_TH] 는 + 또는 - 로 작동할 수 있다. 또한 같은 공정으로 만든 트랜지스터라 하더라도 W 와 L 에 따라 다른 [eqn: V_TH]를 가질 수 있음을 주목하라.

마지막으로 근대의 oxide isolated high resistivity substrate structure에서는 다음의 상황이 전개되는데 즉,

따라서 [eqn: W_eff] 는 거의 channel stop region 의 lateral diffusion에 의해 결정되고 bird's beak 영역의 2 차원적 모양에 의해 결정된다. 이 문제는 computer simulator에 의해서만이 분석될 수 있으며 이 경우 다음의 변수들이 매우 중요하다.

1. 2D ( lateral ) diffusion

2. 2D (lateral ) oxidation

3. [eqn: P^+ P^-] ( high - low ) junction properties

5-5. CMOS Devices and Technology

CMOS digital 회로는 다음과 같은 장점이 있다.

1. cong 0 DC power consumption

2. low impedance device to pull up an down

3. Large noise margins

4. wide operating supply range

cross sectional view of CMOS inverter. Shaded regions represent p-type material, while non-shaded represent n-type material

최근까지도 모든 CMOS 회로는 p-well 에 N substrate 로 만들어졌다 왜냐면, ion implantation에 의해 [eqn: V_T] 의 shifting 이 쉬워지기 전에는 높은 저항의 N substrate ( [eqn: 10^+ Omega cm] ) 가 이용되었으며 PMOS [eqn: V_T 's] 는 괜찮은 정도 ( 즉 -1에서  -2 volts) 였다 그 이유는 [eqn: Phi_MS] 값때문이고  또한 [eqn: Q_f] 가 positive 의 값을 가지기 때문이다.

만약 높은 저항의 p-type 기판이 이용된다면 [eqn: V_T] shift를 위한 ion implantation이 사용되지 않는다면 NMOS 의 [eqn: V_T] 는 negative 이며 cong 0 이 된다.

오늘날 이러한 논리가 적용되지 않는 것은 [eqn: Q_f cong 0] 이고 이온주입에 의한 [eqn: V_T] shifting 이 어렵지 않기 때문이다. 따라서 p 와 n well 모두 가능하다. [eqn: rarrow] N-well 이 대체로 많이 쓰인다. 왜냐하면 기존의 NMOS 공정을 그대로 사용하고 단지 PMOS공정을 첨가하면 되기 때문이다.

note

1. 이 공정은 전형적으로 9 - 12 masks를 필요로 한다.

2. gate interconnection에서 [eqn: N^+] [eqn: P^+] diode의 형성을 방지하기 위해  N 과 PMOS 의 gate로 [eqn: N^+] poly silicon이 쓰인다.

3. [eqn: P^+] field implant 가 PMOS의 source 와 drain 영역과 overlap 되지 않기 위해 [eqn: V_TF] implant가 필요하다.

4. 이 기술과 관련 중요한 결함은 소위 □Latch - up" 이라는 것이다.

ref : D. Estreich Thesis, Stanford, 1980

이 회로는 trigger 됐을 때 latch on 되는 SCR 이다. 그렇게 되면 많은 전류가 일시에 [eqn: V_DD]에서 ground 로 흐르게 되며 소자를 망치게 된다. therefore CMOS 에서는 이 문제를 최소화하여야 한다.

여기서 [eqn: R_p] 와 [eqn: R_n] 이 결정적 역할을 하는데 예를 들어 이들이 0 이면 [eqn: V_BE] 는 NPN 또는 PNP를 ON 시키기 위해 필요한 0.7 volts를 결코 얻을 수 없다.

[eqn: R_p] : resistance of bulk substrate away from [eqn: N^+]  [eqn: V_DD] contact

[eqn: R_n] : resistance of p well over to [eqn: P^+] contact. This resistance can be

strongly affected by depletion region pinching.

PNP : 매우 큰 base를 갖는 lateral device. 따라서 beta 가 상대적으로 낮고 [eqn: R_p] 를 통해 흐르는 base current 는 bulk 내에서 E field를 형성하여 hole 의 transport를 용이하게 한다. 따라서 beta 값이 커질 수 있다.

NPN : 일반적으로 높은 gain을 갖는 vertical device 이다. p-well은 NMOS 의 [eqn: V_T] 를 제대로 맞추기위해 반드시 낮게 doping 되어야 한다. 따라서 NPN base의 Gummel number는 무척이나 낮으며 beta 값은 매우 높게 된다.

( N-well CMOS 공정에서도 위의 논리가 역으로 그대로 적용된다.)

[eqn: rarrow] latch up이 일어나기 위해서는 biploar 소자 중 하나가 active mode로 trigger 되어야 한다. How can this happen? 적어도 다음 3 가지 방법이 있다.

#1. Overvoltage on [eqn: V_DD]

만약 junction avalanche가 발생하면 전자와 hole들이 만들어지고 some hole 들은 p-well에서 collect 되어 NPN base current를 형성하게 된다.

따라서 NPN이 turned on 될 수 있고 regeneration 이 시작될 수 있다. 다른 어떤 junction에서도 avalanche 가 발생하면 같은 일이 벌어진다.

#2 Voltage Transients

[eqn: V_DD] 라인에서 transient 가 벌어지면 [eqn: Delta V_DD] 에 의해 depletion layer 가 넓어지게 되고 이로써 majority carrier 들이 substrate 또는 p-well 로 흐르게 된다. 따라서 IR drop이 일어나고 junction에 forward bias를 걸게 되어 NPN 고 PNP 가 turn on 된다.

#3 Input Protection Overdrive

만약 입력이 [eqn: V_DD]를 넘어서게 되면 [eqn: P^+ N^-] diode에 의해 hole이 inject 될 것이다. 이 hole 들은 p-well에서 collect 되어 ( PNP collector) NPN base current로 변하게 된다.

latch up 이 발생하기 위해서는 loop gain 이 1 보다 커야하는데 이 말은 즉,

[eqn: beta_NPN ~>=~ {I_DD over beta_PNP + 0.7 over R_p}over {I_DD - 0.7 over R_p - 0.7 over R_n left( {beta_PNP + 1}over {beta_PNP}right)}]--13

전형적으로

[eqn: beta_NPN] = 1 - 1000 ( 100 nominal)

[eqn: beta_PNP] = 0.001 - 10 ( 0.1 nominal)

[eqn: R_p] = 25 Ohm - 500 Ohm ( 75 Ohm nominal)

[eqn: R_n] = 25 Ohm - 10K Ohm ( 250 nominal)

따라서 13 식이 일반적으로 쉽게 만족된다.

[eqn: rarrow] scaling 은 base width가 작아지게 만드므로 [eqn: beta_NPN] 과 [eqn: beta_PNP] 를 높이며 [eqn: R_p] 나 [eqn: R_n] 은 거의 동일하다. 왜냐하면 smaller geometry는 substrate doping을 보다 낮게 하며 따라서 latch up 현상이 보다 잘 일어날 확률이 있다. latch up을 최소화할 수 있는 길은 여럿 있으나 완전히 방지할 수는 없다.

#1. Layout

- minimize [eqn: R_n], [eqn: R_p] by lots of [eqn: V_DD] and [eqn: V_NN] connections

- maximize [eqn: p^+] to p-well spacing

- [eqn: V_DD] contact backside ( minimize [eqn: R_p] )

#2. Channel Stops

doped surface region으로 active device를 감싸는 것임.

이렇게 하면 [eqn: R_p] 와 [eqn: R_n] 을 감소시키며 PNP base width를 증가시킬 수 있다. [eqn: rarrow] 이 기술은 density를 희생하지만 field inversion을 방지하기 위해 오래 전부터 쓰였던 방식이다. 하지만 density를 희생하기 때문에 바람직하지 않다.

#3. Pseudo Collectors

이 기술은 imput protection circuits에 유용하다. [eqn: P^+] ring이 injected 된 hole들을 collect 하므로 p-well에 의한 collection을 방지할 수 있다.

#4

emitter degeneration은 bipolar device의 실질적 [eqn: beta] 를 감소시킨다. 이 방법은 polysilicon resistor와 함께 critical I/O path에 사용된다.

#5. Lifetime control

netron irradiation, Au 또는 Pt doping 은damage를 초래하게 되고 deep level trap을 만들어 minority carrier의 lifetime을 감소시킨다. 따라서 NPN 과 PNP 의 beta를 작게한다.

PNP beta 감소가 더 심하게 되는데 그 이유는 lateral device이기 때문이다. 따라서 beta는 더욱 transport limited 이다. - leakage currents 가 증가하게 됨.

#6 Epitaxial / Buried layer Structure

적당히 dopeing 된 기판을 사용하고 ( [eqn: 10^17 - 10^18 / cm^3] ) p buried layer를 사용한다. [eqn: rarrow] [eqn: R_p] 와 [eqn: R_n] 모두가 감소하고 NPN [eqn: beta] 값이 감소한다. 따라서 latch-up을 줄이는데 매우 효과적이다

[eqn: rarrow] small device의 CMOS layout 과 공정 기술은 NMOS 같이 확실하지 않다. 하지만 latch up 문제는 반드시 최소화 외어야 하므로 최적의 구조 개발은 앞으로도 지속적인 문제이다.

5-5 IGFET Model and Latch-up Phenomenon

MOSFET 구조에 있어서의  capacitance들을 아래 그림에 나타내었다.

1) MOS Model

Figure 8.11 Schematic illustration of the capacitances in an IGFET. The gate-to-channel capacitance CGC is essential for operation of the device and is shown in bold line. The performance of the transistor would be improved by reducing th sizes of all ohter capacitors.

이 그림에 나타낸 6개의 capacitor 들 중 소스와 드레인 사이의 conductance를 좌우하는 gate 와 channel 사이의 capacitor 만이 중요하고 다른 것들은 모두 기생 capacitor들이다. (그림에 두꺼운 선으로 나타내었음.) channel 의 charge transit time에 기본적으로 관련되는 소자의 speed는 이 capacitance의 charging 에 좌우된다. (problem 8.8) MOSFET의 크기를 줄이면 switching speed 가 빨라진다. [eqn: C_RS] 와 [eqn: C_RD] 두 개의 capacitor들은 gate와 source를 그리고 gate와 drain을 연결하는 capacitor 로써 source와 drain 영역의 불순물 확산 시 overlap 이나 misalignment 등에 의해 발생되는 capacitor 들이다. bulk 와 source channel 그리고 drain 을 연결하는 capacitor들은 ([eqn: C_TS], [eqn: C_TC], and [eqn: C_TD] ) 각각의 영역의 pn junction 에 걸리는 reverse bias에 의한 depletion region capacitance들이다. 전체적인 등가회로를 아래 그림에 나타내었다.

Figure 8.12 Equivalent circuit for the IGFET

등가회로에서는 gate와 channel 간의 capacitor를 [eqn: C_GS] 및 [eqn: C_GD] 등 두개로 나누어져 있다. MOSFET 이 saturate 되면 [eqn: C_GS] 는 [eqn: 2 over 3][eqn: C_ox] 가되고 [eqn: C_GD] 는 거의 0 에 가깝게 된다. (problem 8.8)  대부분이 amplifying application에서는 위의 등가회로 중 생략될 수 있는 부분이 있다. 예를 들어 source와 substrate는 일반적으로 ac grounded 되기 때문에 [eqn: C_TS] 는 중요하지 않다. [eqn: R_S] 와 [eqn: R_D] 같은 저항들은 load resistance에 비해 매우 작기 때문에 무시할 수 있다. 따라서 current generator 는 [eqn: g_{m~ sat}~ v_G] 로 나타낼 수 있으며 등가회로가 매우 간단해 진다.

In many cases, the equivalent circuit can be reduced to the following:

Note that many of the parameters in the model are voltage sensitive. ∴accurate large signal modeling usually requires computer techniques.

2) Latch-up

p-channel 과 n-channel MOS가 서로 연결되어 이루어진 CMOS 는 현재 memory 소자의 VLSI 기술에 필수적인 트랜지스터 단위이다. 전형적인 invertor의 구조와 이에 상응하는 단면도를 아래에 나타내었다. 여기서 알 수 있듯이 CMOS 구조에서는  parasitic pnpn path 들에 의해 항상 latch-up이 발생할 수 있는 여지가 있다.  예를 들어 p-channel 의 소스인 [eqn: p^+] 로부터 n-type substrate 를 거쳐 p-well 로 들어서서는 n-channel 의 소스인 [eqn: n^+] 로 이어지는 pnpn path를 생각할 수 있다. 이러한 latch-up source를 두개의 bipolar 트랜지스터로 구성된 등가회로로 나타낼 수 있다. 이 등가회로는 그림에서와 같이 pnp 와 npn 으로 구성되는 데 pnp 의  collector가 npn 의 base current 소스가 되고 반면, npn collector 는 pnp  base current의 sink 역할을 한다. 정상적인 bias condition 에서는 pnpn 구조가 blocking state 또는 off 상태로 되어 latch-up이 발생하지는 않는다.

오직 적은 양의 leakage current 만이 p-well 로 부터 substrate 간에 흐르지만 terminal overvoltage stress 또는 집중적인 ionizing radiation environment에서는 그리고 아래에 설명될 특수상황에서는 parasitic bipolar 들이 active 해 질 수 있다. parasitic npn 과 pnp 트랜지스터들이 하나의 loop를 형성하기 때문에 수위 regenerative switching 이 발생하고 이로써 매우 낮은 전압상태에서 높은 전류가 흐르게 되며 이를 latch-up이라 한다. 만약 on state current 가 power supply loop 에서의 external series resistor 등에 의해 제한 받지 않고 흐르게 되면 집적회로는 회복될 수 없는 손상을 입게 된다.

Fig. 2.2 Cross-sectional view of cmos inverter. Shaded regions represent p-Type Material. while non- shaded represented n- Type material

Fig. 2.3 Cross-sectional view of cmos inverter with the parasitic bipolar transistor pair schematically shown. Arrows indicate the general flow

pattern of the substrate lateral current IRS and p-well lateral current IRW

latch-up 발생의 기본적인 세 가지 요건은 다음과 같다.

1. 두개의 parasitic biploar 트랜지스터가 모두 active state로 bias 되어야 한다. 즉, 두 트랜지스터의 emitter-base junction들이 forward bias 되어야 하고 이에 의해 일정량 이상의 minority carrier injection이 유도되어야한다.

2. parasitic biploar transistor current gain의 곱 즉 [eqn: beta_pnp cdot beta_npn] 가 regeneration에 충분할 정도로 커야 한다.

3. 구조상 latch-up 에 관여되는 외부단자에 연결된 power supply 나 network 이 pnpn path에 관련된 current 를 억제하기보다는 소스 또는 흡수의 역할을 할 수 있는 상태라야 한다.

latch-up 발생에 의해 집적회로는 치명적인 손상을 입게 되므로 latch-up 이 유발되지 않도록 layout 상의 안전장치 설정으로부터 시작하여 parasitic biploar transistor들의 turn-on 이 쉽지 않도록 하는 minority carrier들의 lifetime control 을 비롯한 각종 공정상의 그리고 트랜지스터 구조상의 latch-up 방지 기술이 개발되어 있다.

CMOS 트랜지스터 구조에서의 latch-up 의 computer simulation model 그리고 방지를 위한 각종 대책등은 stanford 대학 전기공학과의 Donald B. Estreich 박사학위 논문 (1990년)에 자세히 설명되어 있다.

5-6 Scaling of MOS Transistor

The performance of the intrinsic MOS transistor may be expressed in terms of the following parameters.

(1) Device gain ([eqn: g_m] )                  [eqn: propto 1 over t_ox]

(2) Input capacitance                    [eqn: propto WL over t_ox]

(3) Miller capacitance                   [eqn: propto l_o]

(4) Punchthrough voltage               [eqn: propto C_B L^2]

(5) Threshold voltage                   [eqn: propto root { C_B } t_ox]

In order to maintain the same I-V characteristics as size is shrunk,

[eqn: L,~t_ox , ~X_j , ~l_o downarrow ~by~ S]

[eqn: C_B uparrow ~by~ S]

where S = scaling factor

Device/Circuit Parameter                             Scaling Factor

Dimension: [eqn: t_ox ,~L,~l_o ,~W,~X_j]                         1/S

Substrate Doping: [eqn: C_B]                                  S

Supply voltage: V                                      1/S

Supply current: I                                       1/S

Parasitic Capacitance: [eqn: WL over t_ox]                             1/S

Gate delay:                                             1/S

Power dissipation:                                      [eqn: 1/S^2]

Power speed product:                                   [eqn: 1/S^3]

Parameter                   1975             1980              1985

(1) Layout density           100              300               600

([eqn: gates/mm^2])

(2) Speed power product([eqn: P_j])  1               0.2               0.05

(3) Gate delay (ns)          3-5              1-2              0.2-0.5

(4) Power supply voltage    5 or 12           5                 2-3

(5) Channel length([eqn: mu])       4-5              2.0                1.0

(6) [eqn: t_ox ( ANGSTROM )]                 1000              500                200

5-7 Summary

1) MOS devices operate by controlling surface conductance

2) Cleanliness in fabrication is essential

3) Device performance is greatly improved by shrinking

dimensions ( L etc)

[eqn: THEREFORE] VLSI IC's use this type of device because,

[eqn: CDOT]Scaling improves the device performance

[eqn: CDOT]MOSFETs are generally physically smaller than BJTs.

[eqn: THEREFORE]higher density can be obtained.

[eqn: CDOT]CMOS circuits consume 0 standby (DC) power

[eqn: ->] low power consumption

4) Small MOS devices ( L <[eqn: 1 mu] ) require very tight process

control to achieve reproducible characteristics.◆