제6장 OTHER TRANSISTORS

6-1 JUNCTION FIELD EFFECT TRANSISTOR

JFET는 channel 부분에 두 개의 ohmic contact으로 이루어져 있다. 따라서 channel 부분의 conductivity는 Schottky diode (MESFET 의 경우) 또는 PN junction (JFET의 경우)으로 조정된다. MOSFET 의 경우와 마찬가지로 majority carrier에  의해 소자가 작동된다.

6-1-1. Basic Operation

NOTE:

1. Current flows through the undepleted [eqn: N^-] channel region.

2. Increasing the reverse bias on the gate increases the extent of the depletion regions. Therefore the current goes down.

3. The substrate may be used as second gate or tied to the upper gate.

4. If the gate is reverse biased sufficiently to completely deplete the channel, the current will be stopped. Therefore the device normally ON but can be shut OFF.

drain 에 전압을 가하면 drain 부근의 depletion 영역이 늘어나게 된다. 만약 이 전압이 충분히 크다면 drain 부근에서 소위 pinch-off 현상이 일어나게 된다.

a) small [eqn: V_DS]

b) [eqn: V_DS = V_D^sat] , pinch-off starts

c)[eqn: V_DS > V_D^sat] , the pinch-off point moves back toward the source.

The I-V characteristics are very much like a MOSFET

즉,

Linear region for [eqn: V_DS < V_D^sat]

I = constant for [eqn: V_DS > V_D^sat]

Gate bias 에 따라 channel의 current를 증가 또는 감소시킬 수 있다.

여기서 drain potential에 의한 pinch-off 와 gate potential에 의한 pinch-off 현상을 구별할 필요가 있다. drain voltage에 의해 pinch-off 가 발생되는 경우는 전자의 흐름을 방해할 수 있는 것이 없기 때문에 current가 0 이기보다는 오히려 saturation 된다. 그러나 gate bias에 의해 pinch-off 가 발생되는 경우는 gate 에 걸리는 negative bias에 의해 channel 이 deplete 되며 따라서 source에서 drain으로의 전자의 흐름에 barrier가 형성된다. 따라서 gate pinch-off 는 channel 내에 전류의 흐름을 0 이 되게 하지만 drain pinch-off 는 current saturation의 가져올 뿐이다.

channel 길이가 매우 짧은 JFET 의 경우 이 두 가지 효과가 동시에 나타날 수도 있으며 이로 인해 I-V 특성이 일반적 형태와 매우 다르게 된다.

이러한 특성을 오히려 이용한 소자를 static induction transistor 즉 SIT 라고 한다.

6-1-2 I-V 특성

만약 channel 이 깊이방향의 길이보다 훨씬 크다면 즉 L >> a,

Shockley 가 전개한 대로 다음의 가정이 가능하다.

1. depletion 영역에서의 electric field는 오로지 y 방향으로만 존재한다. 즉 x 축 방향으로는 전압의 변화가 없다.

2. channel 내 neural 영역에서의 전기장은 오로지 x 축 방향으로만 존재한다. 따라서 gate에 걸리는 field는 이 영역의 전기장에 아무런 영향을 주지 않는다.

이러한 가정 하에서는 channel 내의 두 영역 ( depletion 과 neutral 영역)내에서 Poisson's equation을 one dimensional solution으로 풀 수 있다.

만약 gate junction이 one-sided step junction이라면 depletion layer width는,

[eqn: W``(X) `= `LEFT [ {2 K_s ``epsilon_o}over {q`N_D } ~(V`(X) + phi_i` - `V_G `) RIGHT ]^1/2]    (1)

where, V(X) - [eqn: V_G]는 X 지점에서의 외부 전압을 말한다. ( [eqn: V_G] 는 일반적으로 negative 이다. ) 현재 우리의 소자에서는 오로지 top gate 만이 있다는 것을 가정하고 있다.  만약 channel 에서의 전자 분포가 uniform 하다고 가정하면 (quasi neutrality) 즉, n = [eqn: N_D] , then [eqn: {dn} over {dx} = 0] 그리고 current에 공헌하는 diffusion 부분은 0 이다. 따라서 전류는 오로지 drain potential 에 의해 흐르게 되며 ( 즉 drift current ), [eqn: I_D = q mu_n n A E] . 그러나 n = [eqn: N_D] 이고 A = (a - W(X)) Z 임으로

[eqn: I_D ~=~ q` mu_n `N_D~ [ a - W``(X) ]~ Z ~{dV}over {dx}]    (3)

substituting (1) into (3) and integrating,

[eqn: INT _{ 0}^{L } { I_D } over {q~ mu_n ~N_D ~Z } dx ~=~ INT _{ 0}^{V_D } ~LEFT [ a - SQRT { { 2 K_s ``epsilon_o} over {q N_D } `(V + phi_i - V_G` )} ~ RIGHT ] ~dV]    (4)

이를 적분하면,

[eqn: I_D ~=~ G_o ~LEFT { V_D - 2 over 3 `SQRT { {2K_s`` epsilon_o }over {q` a^2 ``N_D}} ~LEFT [ (V_D + phi_i - V_G )^3/2 ~- ( phi_i - V_G ) ^3/2 ~RIGHT ]~ } RIGHT }]

(5)

where, [eqn: G_o = {qaZ mu_n N_D} over {L}]

[eqn: G_o] 은 channel 영역에 depletion이 전혀 없을 때의 conductance 이다. 여기서 equation (5) 와 (6) 은 pinch-off 가 발생하기전의 [eqn: V_D] 에 의한 drain current를 f ([eqn: V_D , V_G] ) 로 나타낸 것이다. 만약 [eqn: V_D] 가 매우 크다면 (5) 식에 의해 current 가 감소해야하지만 실제로는 current가 saturation 되기 때문에 감소하지 않는다.

[eqn: V_D] 커지면 pinch-off 현상이 일어나 current 가 saturation 되며 이는 MOS 의 경우와 동일하다.

일단 pinch-off 가 발생되면 소자는 다음의 형태를 갖는다.

W를 a 로 치환하고 [eqn: V_D - V_G = V_p] 로 하여 식 (1) 에 대입하면,

[eqn: V_p~ + ~phi_i ~= {q``a^2 ``N_D} over {2` K_s ``epsilon_o}~ = `V_p_o]

(7)

여기서 [eqn: V_p] 는 pinch-off를 발생시키기 위해 gate에 걸어줘야하는 최소한의 전압이며 [eqn: V_p_o] 는 internal pinch-off voltage 이다.

일반적으로는 two gate를 사용하며 이 경우 보다 낮은 gate voltage에서 pinch-off 가 일어날 뿐, 분석은 여태까지 진행된 single gate의 경우와 마찬가지이다.

예 [eqn: N_D = 5 times 10^15 /cm^3]이고 [eqn: N_A = 10^19 /cm^3] 그리고 a = 1 [eqn: mu]m, L = 30 [eqn: mu]m , Z = 0.1 cm 이며 전자의 mobility 가 1350 [eqn: cm^2] /V-sec 인 N channel JFET에서,

[eqn: V_P_o = { q ~a^2 ~N_D} over { 2 `K_s ``epsilon_o} ~= { (1.6 times 10^-19`` ) (10^-4 ``)^2~ (5 times 10^15 ``)} over {(2) (12) (8.85 times 10^-14`` ) } ~= ~3.77~ volts ## phi_i ~= kT over q ln {N_A ~N_D} over {n_i^2} ~= ``0.06 ln {(5 times 10^15`` ) ``( 10^19`` )} over {2.25 times 10^20} = 0.86 ~volts~~~~## therefore ~~V_P~ = V_P_o - ``phi_i ~= `2.9 volts~~~~~~~~~~]

따라서 전혀 current 가 흐르지 않게 되기 위한 gate potential은 -2.9 volts 이다. 여기서 [eqn: V_P_o]에서 built-in potential인 [eqn: phi_i] 를 뺀 이유는 built-in potential 이 channel 영역의 depletion을 도와주기 때문이다.

[eqn: G_o~ = {2 ``q ~ Z ``mu_n ``N_D} over {L} ``= 14.4 ~mmhos]

[eqn: I_D ~= G_o ``LEFT { V_P ``- 2 over {3 SQRT { V_P_o}} ~LEFT [ (V_P + phi_i )^3/2 ~-~ phi_i ^3/2 ~RIGHT ] }RIGHT }~ = ~9.6~ mA]

This is the drain current with [eqn: V_G] = 0 and [eqn: V_D = V_P .]

6-1-3 Linear region characteristics

When [eqn: V_D] is small i.e., <<  [eqn: phi_i - V_G], then equation (1) can be expressed as,

[eqn: W``(X) ``= LEFT [ {2``K_s`` epsilon_o} over {q`N_D}``(phi_i - V_G`` )RIGHT ]^2] (8)

Substituting this into (3) and integrating as we did in (4) yields,

[eqn: I_D~ =~ G_o ~LEFT [ 1- sqrt {{phi_i - V_G} over {V_P_o}}~ RIGHT ] ~V_D]    (9)

Thus for small values of drain voltage, the device acts like a linear resistor just as we saw the MOSFET did.

[eqn: I_D ~cong~ G_o ~left[ 1- sqrt {{phi_i - V_G}over {V_P_o}}right] V_D~~~~~~~~~~~## R_on ~cong~ 1 over {G_o left[ 1- sqrt {{phi_i - V_G}over {V_P_o}} right]}~~~~~~~~~### ~if V_G ```>>```phi_i~~~~~~~~~~~~~~~~~~~~~~~~~~~~~## V ~cong~ 1 over {G_o left[ 1 - sqrt {vert V_G vert}over {V_P_o}right ]}~~~~~~~~~]

여기서 주목할 것은 [eqn: V_D] 가 작은 경우는 MOSFET 이나 JFET 공히 소위 voltage variable resistor 로 쓰일 수 있다는 것이다. 그러나 다음과 같은 차이가 있다.

MOSFET 의 경우 :

Gate bias 에의해 [eqn: Q_I] 가 형성되며 [eqn: R_ON] 은 [eqn: 1 over {V_G - V_TH}] 에 의해 감소한다.

JFET 의 경우 : reverse bias 에 의해 [eqn: R_ON] 은 [eqn: 1 over {1 - sqrt {V_G over {V_P_o}}}] 에 따라 증가한다.

물리적으로 JFET 의 경우는 depletion이 [eqn: sqrt {V_G}] 에 따라 증가되어 저항 역시 같은 방식으로 증가하게 된다. 그러나 MOSFET 의 경우는 [eqn: Q_I] 가 [eqn: V_G] 에 선형적으로 증가하기 때문에 [eqn: R_ON] 은 [eqn: 1 over {V_G}] 의 의존성을 보인다.

6-1-4. Saturation Region Characteristics

drain 근처에서의 gate-channel 간 voltage 는 단순히 [eqn: V_D - V_G] ( [eqn: V_G] is negative )이며 이 전압이 [eqn: V_P] 에 도달하면 channel은 pinch-off 된다. 따라서 pinch-off를 위한 drain voltage는 gate potential에 의존한다.

[eqn: V_D - V_G = V_P]    (10)

즉, pinch-off를 일으키기 위한 drain potential은 gate 가 reverse bias 될수록 작아지게 된다.

[eqn: I_D^sat~ =~ G_o~ left[ 2 over 3 sqrt {{phi_i - V_G}over {V_P_o}-1}~right] ``(phi_i - V_G )` +` {G_o V_P_o}over 3]

식 (10)을 (5)에 대입하면 saturation current를 얻을 수 있다.

(11)

이 식은 대부분의 경우 다음과 같이 approximate 될 수 있다.

[eqn: I_D^sat ~= ~I_D^ss ~( 1 - V_G over V_P_o ) ^2]

(12)

여기서 [eqn: I_D^ss ~``는~~ V_G = 0] 일 때의 saturation current 이며 이 식은 대부분의 JFET 에 잘 적용된다.

saturation 영역에서의 gain은 [eqn: g_m = {partial I_DS}over {partial V_GS } right vert _{V_DS = const }]   따라서 식 (11)을 미분하면,

[eqn: g_m ~= 1 over R_ON = ~G_o~ left[ 1 - sqrt {{phi_i - V_G}over V_P_o}~right]]    (13)

실제로는  [eqn: V_G cong 0] 일 때 transconductance 가 식 (13) 과 같이 증가하지는 않는다. 그 이유는 아래 그림과 같이  active channel area 밖에 parasitic resistance 가 존재하기 때문이다.

[eqn: R_s] provides negative feedback in the structure. current 가 증가할수록 [eqn: R_s] 에 의한 △V 가 증가하며 따라서 gate에서 source에 대한 reverse bias가 증가한다.

이렇게 되면 source 부근의 depletion 영역이 증가하게 되어 current의 감소를 초래한다. 이 경우 사실상의 gain은 [eqn: g_m^eff = g_m over {1 + g_m R_s}]  로 감소된다.

6-1-5 Channel Length Modulation

MOSFET 의 경우와 마찬가지로 [eqn: V_D] 가 증가할수록 channel 내의 pinch-off point 가 source 쪽으로 이동되어 [eqn: L_eff] 가 줄어들게 되므로 current가 증가하게 된다.

neutral zone의 한 끝의 potential은 정확히 [eqn: V_P] 이며 [eqn: R_s] 나 [eqn: R_D]를 무시하면 depletion 영역은 [eqn: V_D - V_P] 의 potential을 support 해야한다. △[eqn: V_D] 로부터 변화하는 channel 길이의 변화는 [eqn: sqrt {V_D - V_P}] 에 따라 비례한다. (step junction을 가정) 실제로 식 (1) 로부터,

[eqn: TRIANGLE L ~= 1 over 2~left[ {2 K_s epsilon_o}over {q N_D}(V_D - V_P ) right ] ^1/2] (16)

이 식에서 1/2은 전체 channel 길이의 변화중에서 반정도가 drain에서 그리고 나머지 반은 source에서의 변화라고 가정한 것으로부터 생겨난 것이다.[eqn: L_eff = L - triangle L] 을 식 (11)의 L 대신에 삽입하면 drain current의 변화를 알 수 있다.

6-2. SILICON MESFET

MESFET (Metal Silicon FET) 은 PN junction을 gate로 쓰는 JFET 과는 달리 Schottky barrier를 gate로 쓰는 소자를 말한다. Schottky barrier gate는 주로 Pt, PdSi, 또는 알루미늄 등으로 만든다.

gate Schottky diode의 I - V characteristic 은 이미 논의된 바와 같이 다음 식으로 나타낼 수 있다.

[eqn: I ~cong~ A T^2 e ^{- phi_B /kT}~left( e ^{qV/kT} -1right)]   (1)

여기서 A 는 Richardson constant 이다. 또한 [eqn: phi_B] 는 metal 과 semiconductor 간의 barrier height 로 약 0.3 에서 0.9 eV 쯤 된다. 이 [eqn: phi_B] 는 surface state에 좌우될 수 있으며, Fermi level은 surface에 고정 되어있는 것이 보통이다. I - V 특성은 shockley에 의해 유도된 바와 같이 JFET와 완전히 똑같다.

t를 channel thickness라 하고 [eqn: V_p = {qN_D t^2} over {2 epsilon_s}] = pinch-off voltage 라 할 때  [eqn: V_TH] 는 [eqn: phi_B - V_p] 가 된다.

linear region에서,

[eqn: I_DS = 2 mu epsilon_s over t W over L V_p^2 ~left{ V_DS over V_D - 2 over 3 left[ {V_DS + phi_B - V_GS} over V_p right]^3/2 + 2 over 3 left[{phi_B - V_GS }over V_p }right]^3/2~ right}]  (9)

그리고 saturation region 에서

[eqn: I_DS~ cong~ mu epsilon_s over t W over L ( V_GS - V_p `)^2]   (10)

이 식들이 MOS 이론과 같은 점은 주목할 만하다.

+ [eqn: V_G] 에 의해 gate에 forward bias가 걸리며 따라서 depletion 영역이 계면으로 다가서게 되어 전류가 증가하나 -[eqn: V_G] 의 경우, gate 에 reverse bias가 걸려 depletion 영역이 증가하고 이에 따라 current 가 줄어들게 되며 [eqn: V_p] 에 이르러서는 current 가 0 이 된다.

그러나 [eqn: V_G] 가 너무 + 쪽으로 증가하면 [eqn: I_G] 가 흐르게 되며 이에 따라

[eqn: I_D ~PROPTO ~(V_GS - V_p` )^2## I_G ~propto ~e^ {{ q V_GS} over {kT }} ~~~~~~]

로 되어 [eqn: I_G] 가 곧 지배적이 된다.

The most flexible digital device is an enhancement mode switch (normally off). Therefore, MESFET circuits have very limited voltage swings ([eqn: cong phi_B] )

결국 가장 중요한 기술상의 문제는 [eqn: phi_B] 를 최대화하는 일이다. 그 다음으로는 threshold voltage 의 정확한 통제기술인데 [eqn: V_T] 는 대개 0.1 에서 0.2 volts 이내로 통제되어야한다. 따라서 [eqn: N_D] 와 t 를 정확히 할 수 있어야한다. (전형적으로 [eqn: N_D cong 5 times 10^16 /cm^3] , [eqn: t cong 1000 Å] )

Why MESFET ?

1. 극히 얇아야하는 게이트 산화막의 형성과정이 없다.

2. 전자의 이동이 bulk 쪽의 silicon 계면에서  이루어지므로 mobilty가 높다.

3. MOSFET 보다는 일반적으로 short channel effect 가 덜할 수 있다.

4. 생산성과 생산단가가 싸다.

MOSFET 의 경우 saturation 영역에서 velocity saturation 에 이르면,

[eqn: I_D^sat~ ~cong ~C_o W ~v_sat ~(V_GS - V_TH )]    (11)

MESFET 의 경우에는 oxide capacitance 인 [eqn: C_o] 을 silicon capacitance로 대체할 뿐 같은 식이 된다. 즉,

[eqn: I_D^sat~~ = epsilon_s over t `W ~v_sat ```(V_G - V_p ``)]    (12)

따라서 saturation current는 MESFET 이나 MOSFET 이나 거의 다를 바 없으며 사실 [eqn: v_sat] 이 지배적일 경우에는 [eqn: g_m over C_{i n}] 의 device performace에 미치는 영향은 거의 같게된다.

6-3. Silicon On Insulator (SOI)

Reference: IEEE Trans. Elec. Devices, Special Issue on SOS Technology and Nonvolatile Memory Technology, ED-25, Aug 1978

[eqn: Al_2 O_3] 의 <[eqn: 1 bar1 0 2]> 와 silicon의 <100>와의 lattice mismatch 는 수 %에 지나지 않으므로 epitaxial growth에 의한 single crystal silicon을 sapphire 상에 형성할 수 있다. 이 경우 silicon 이 소위 절연층 위에 형성되는 셈이 된다. 실제로 실리콘 단결정 박막은 [eqn: SiH_4] source를 이용하여 약 950 도에서 1000도 사이의 온도에서 0.5 내지 2.0 [eqn: mu m/min] 의 성장속도로 [eqn: Al_2 O_3] 위에 형성된다. 비록 lattice mismatch 가 적기는 하지만 존재는 하기 때문에 sapphire 와 silicon의 계면에는 결정학적 결함의 생성을 피할 수는 없다.

따라서 옆의 그림에서처럼 epi 성장된 실리콘 단결정 박막의 두께가 두꺼울수록 전자의 mobility는 bulk 치에 근접하며( > 0.5 [eqn: mu m]) 두께가 얇을수록 mobility의 약화가 심해진다.

bulk silicon의 경우, minority carrier lifetime [eqn: tau] 는 전형적으로 1 - 10 [eqn: mu sec]. 따라서 [eqn: L_D cong 10 - 100 mu m] 이고 따라서 BJT 소자의 제작이 가능하다. SOS 의 경우는 [eqn: tau cong 1 - 10] nsec 이며 [eqn: L_D] 도 따라서 1 [eqn: mu m] 이하이기 때문에 BJT 를 만들 경우 beta 값이 매우 나쁘게 되므로 SOS 로는 MOS 소자밖에 만들 수 없다.

구체적인 소자의 특성을 살펴보기 전에 우선 절연층위에 MOS 소자를 만드는 경우의 잇점에 대해 알아볼 필요가 있다.

1. S-D junction이 실리콘 박막내를 쉽게 확산하므로 bottom capacitance가 없어진다.

2. interconnection line들이 [eqn: SiO_2] 와 [eqn: Al_2 O_3] 의 절연층 위를 지나게 되므로 ground에 대한 capacitance는 거의 없다.

3. 트랜지스터 영역에만 silicon이 존재하므로 실리콘 박막의 극히 일부분만이 결함없는 단결정이기만 하면 된다.

4. 트랜지스터간 완벽한 고립이 이루어진다. 따라서 [eqn: V_TF] 문제 등은 전혀 없으며 CMOS 를 이룰 경우 latch-up 문제가 없다.

반면 예상되는 문제들은,

1. 실리콘 층의 두께가 얇아질수록 mobility가 작아진다.

2. Si 과 [eqn: Al_2 O_3] 계면상의 leakage 문제

3. Si island 에서의 edge effects

4. floating substrate 효과

5. control of [eqn: V_TH] and substhreshold currents

따라서 이러한 문제들에 대해 심도있는 논의가 SOS 가 필요하다.

6-3-1. Si 과 [eqn: Al_2 O_3]  계면의 문제

문제: 1. 계면에서의 결정결함은 [eqn: N^+] 확산 시 확산계수를 enhance 시키            므로 leakage 또는 심지어 shorting까지 불러일으킬 수 있다.

2. Interface charge density는 back surface에서 p 영역의 inversion을 가져올 수 있으며 이에 따라 drain 으로부터 source로 leakage가 발생한다.

해결책 : 그림과 같이 boron을 high energy로 주입하면 계면에서의 boron 농도가 높아지게 되고 이에 따라 [eqn: Al_2 O_3] 와 Si 계면에서의 inversion 현상을 막을 수 있다.

6-3-2. Edge Effects on Si islands

sapphire 상에 실리콘 박막을 epi로 성장시킨 후 이를 etching 하여 트랜지스터 영역의 island를 만드는 경우 anisotropic etching을 하면 그림에서와 같이 <111> 측면이 형성된다.

트랜지스터의 threshold voltage [eqn: V_T] 는

[eqn: V_TH ~= phi_MS `- `Q_f over C_o ~+~ 2 phi_f~ + ~ SQRT {2q epsilon_s ``N_A (2 phi_f + V_{s u b}``) } over {C_o }]   (1)

따라서 [eqn: V_TH] 를 positive로 만들기 위해서는

[eqn: N_A >={left [ Q_f - C_o (phi_MS + 2 phi_f``) right]^2 } over {4 q` epsilon _s`` phi_f}]  if [eqn: V_{su b}~=~ 0]       (2)

여기서 SOS 의 경우는 트랜지스터 측면으로 실리콘의 <111> 이 노출되어 있기때문에 [eqn: G_f] 값이 높아 [eqn: V_T] 가 낮아진다. ( 참고로 <111> 면으로는 [eqn: Q_f] 값이 3 배이상 높다 ) 그러므로 트랜지스터 표면인 <100> 을 기준으로 [eqn: V_TH] 조정을 위한 [eqn: N_a] 를 정하면 트랜지스터 측면으로부터 문제가 발생한다.  두개의 [eqn: V_TH] 가 존재하며 gate oxide 산화시 트랜지스터 side와 top의  두께가 다르게되면 subthreshold slope 역시 다르게 된다.

p-MOS 의 경우는 <111> 에 의한 [eqn: Q_f] 의 증가는 [eqn: V_TH] 를 more negative하게 하므로 I-V 에 아무런 문제가 없다.

6-3-3. Threshold Voltage in SOI Transistors

정상적인 트랜지스터의 경우

[eqn: V_TH ~= phi_MS`` - Q_f over C_o + 2 phi_f + Q_B over C_o## where, ~~Q_B = sqrt {2 q epsilon_s N_A (2 phi_f )}]

그러나 이 식은 [eqn: W_epi] > [eqn: W_D^max] ( [eqn: W_D^max] 는 전형적으로 0.3 - 1 [eqn: mu m] 로 surface depletion region depth 이다) 을 가정한 것으로 만약 이 가정이 옳지 않은 상황에서는 [eqn: Q_B = qN_A W_epi] 일 수 밖에 없다. 따라서 매우 얇은 그리고 lightly doping 되어 있는 epi 층의 경우 [eqn: V_TH] 는 epi 두께에 정확하게 의존한다. 즉, 두께가 얇을수록 [eqn: V_TH] 는 감소한다.

6-3-4. Subthreshold Currents

In the case of a bulk device, we saw that the exponential subthreshold slope is given by

[eqn: n~ == { partial psi_s } over {partial V_GS } ~= 1 + C_D over C_o]   (6)

where, [eqn: C_D ~= sqrt {{q `epsilon_s ``N_A}over {2 (psi_s + V_{s u b})}}]	,

[eqn: C_o = epsilon_o over t_o]

SOS 의 경우도 [eqn: W_epi] 가 [eqn: W_D^max] 보다 크기만 하다면 이식이 적용된다. 그러나 만약 [eqn: W_D^max]  가 [eqn: W_epi] 보다 크다면 depletion 영역이 Si 과 [eqn: Al_2 O_3] 계면에 부딪히게 되고 이 경우 아래 그림의 상황이 된다.

bottom interface에 존재하는 interface states의 수는 상대적으로 매우 크기 때문에 만약 [eqn: N_IS] 를 density of states /[eqn: cm^2] 라고 할 때 이 interface state와 관련된 capacitance는 다음과 같이 나타낼 수 있다.

[eqn: C_IS = q N_IS]

단순한 circuit analysis에 의해 ,

[eqn: n ~== {partial psi_s} over {partial V_GS}~ =~ 1 + { { C_D^*} over {C_o } } over {1 + { C_D^*} over {C_IS } }]       (7)

where, [eqn: C_D^* = epsilon_s over W_epi] = capacitance of depleted Si

만약 [eqn: C_IS >> C_D^*] 라면 (실제로 대부분이 그러함)

n -> 1 + [eqn: C_D^* over C_o] = 1 + [eqn: epsilon_s over {W_epi C_o}]

따라서 n 값은 epi 두께가 두꺼워질수록 작아지게 된다.

이 그림에서 알 수 있듯이 예상대로   [eqn: W_epi] 의 두께가 줄수록 (그림에서는 [eqn: t_Si] 임) n 값이 증가한다.

[eqn: W_epi > X_D^max] 의 경우는 식 6으로 주어지듯이 n 값은 constant로 두께에 따라 변하지 않는다.

6-3-5 Floating Substrate Effects

SOS에서 substrate를 ground 시키기 위해서는 contact을 위한 여분의 공정을 마련해야하며 용이한 작업이 아니다. 따라서 일반적으로 substrate를 ground 시키지 못하고 트랜지스터 자체가 floating 되어 있기 때문에 여러가지 문제가 발생한다.  우선 가장 두드러지는 문제는 I-V 에서의 소위 kink 현상이다.

SOS 의 경우 MOS 소자와 함께 아래 그림의 parasitic NPN 이 작동하게  되어있다. 이때 base는 open 상태이다. 여기서 CB junction 상에 걸린 reverse bias 에 의해 발생되는 leakage current는 작게나마 BE junction을 forward bias시키게되어 [eqn: V_{s ub}] 가 slightly positive 해진다. 이에 의해 1. [eqn: V_TH] 가 떨어지고 [eqn: I_DS] 가 증가하게 되며 2. [eqn: V_DS] 가 높은 경우, avalanche multiplication 이 발생, NPN parasitic을 turn on 하게되어 많은 current 가 흐르게 된다. 결국 [eqn: BV_CEO] 가 이 소자의 voltage capability를 결정하게된다.

이외에도 AC effect가 있을 수 있다. 즉, switching 하는 동안 트랜지스터 자체가 float 되어 있기 때문에 [eqn: C_D^{s ub}] 에 의해  [eqn: V_{s ub}] 가 변하게되어 [eqn: V_TH] 가 변하며 이에 의해 transient response 가 악화되는 결과를 낳는다.

최근 집적도가 향상됨에 따라 interconnection의 line width가 줄어들게 되는데 이 경우 절연 층을 기판으로 했다는 사실에 그다지 이점이 없어진다. 즉 근접한 wiring line 들간의 총 coupling capacitance가 bulk silicon device에 비해 나아질 것이 없다는 뜻이다. 그 이유는 bulk silicon 소자의 경우 기판 자체가 ground 되어있기 때문으로 fringing field  효과가 floating 되어있는 SOS 소자에 비해 월등히 작기 때문이다.

6-4. GaAs TECHNOLOGY

Reference : IEEE Trans. Elec. Dev., June 1980, special issue on Power, Logic and special Devices in III-V compounds

트랜지스터의 frequency limitation은 매우 복잡한 논리를 필요로 하지만 본질적으로 트랜지스터의 스피드는 free carrier의 transit time에 의해 결정된다. 따라서 bipolar TR의 경우는 base의 폭을 0.1 mu m 이하로 그리고 MOS TR의 경우는 gate의 길이를 1 mu m 이하로 트랜지스터 자체의 크기를 줄이는 노력이 지속되고 있다. 반면, 다른 방법으로 아예 free carrier가 silicon보다 빠른 속도로 움직일 수 있는 새로운  재료 즉 GaAs 등을 이용하여 트랜지스터를 만드는 시도가 집중적으로 추진되고 있다. GaAs 내에서 free carrier의 mobility는 8600 [eqn: cm^2 /V sec] 로 silicon 보다 약 6 배 이상 빠르다.

GaAs를 high frequency transistor제작에 이용하려는 주된 이유는 소위 semi-insulating substrate 의 제공이 가능하기 때문이다. 실제 소자에 있어서 frequency의 upper limit는 carrier transit time만으로 결정되는 것이 아니라 소자의 전극들 사이에 존재하는 parasitic capacitance들에 의해서도 많은 영향을 받는다. 이러한 parasitic capacitance를 최소화하기 위해서는 기판 자체의 저항이 커야한다. GaAs 재료는 상온에서 bandgap 이 1.42 eV 로 도핑되지 않은 순수한 상태에서의 저항이 [eqn: 10^8] ohm cm에 달한다.

silicon과는 달리 GaAs의 경우는 계면특성이 우수한 산화막의 형성이 불가능하기 때문에 MOSFET 의 구성보다는 MESFET 구조의 형태로 TR이 제작된다. 다행스럽게도 n-type의 GaAs 에대해 대부분의 금속들이 Schottky barrier를 형성하고 그 barrier의 크기는 약 0.7 에서 0.8 로 MESFET gate 하에서 적은 leakage current 를 보이기에 충분히 높은 값이다. GaAs MESFET 의 대략전인 구조를 아래 그림에 나타내었다.

active n-channel layer 는 semi-insulating 기판 상에 epi 성장이나 또는 기판에 직접 이온 주입을 함으로써 형성한다. (GaAs MESFET 는 항상 n-channel을 이용하는 데 그 이유는 hole의 mobility가 낮기때문이다. 전형적으로 channel부분은 [eqn: 10^17] 에서 [eqn: 10^18 /cm^3] 정도로 doping 된다. source 와 drain 영역은 ohmic contact 을 위해 일반적으로 보다 heavily doped 된다. high frequency operation을 위해서는 channel의 길이가 짧아야하는 데 상용화된 소자에서는 그 길이가 0.25 mu m 정도까지 작다.

GaAs 의 경우 1. No adequate native oxide or deposited dielectric with low [eqn: Q_f] and has been demonstrated. -> no MOSFET at present

2. Hole mobility is very low ( [eqn: cong 250 cm^2 /V sec]) and minority carrier lifetime is very short ( [eqn: cong 1 - 10] nsec) -> no BJT

따라서 현재로써는 MESFET 이 가장 유력한 소자이다. (JFET도 연구되고 있으나 활발하지 않다.)

표  . Simple analytical models for FET's in mobility and saturated velocity dominated limits.

왜 GaAs ?

1. 전자의 mobility가 [eqn: cong] 5,000 [eqn: cm^2] /V sec 로 실리콘에 비해 거의 5배      이상이다.

2. [eqn: V_sat cong 2 times 10^7] cm/sec 으로 silicon에 비해 1.5 내지 2 배에 달한다.

3. GaAs의 경우는 semi-insulating substrate의 준비가 용이하다.

결국 GaAs는 silicon에 비해 mobility가 크고 saturation velocity가 높으므로 높은 전류를 다룰수 있는 능력이 있다.

예를 들어 logic circuit 상에 low voltage device의 경우 실리콘에 비해 5 : 1 또는 10 : 1 이상의 잇점이 있다. 실제로는 velocity overshoot 현상 때문에 GaAs 가 실리콘에 비해 더욱 유리하다. 이는 GaAs의 band structure 때문에 일어나는 현상으로 conduction band의 minimum 간 전자의 transfer로 나타나는 현상이다.

왜 GaAs 소자의 개발이 어려운가?

1. Si technology에 비해 어렵다. 즉 [eqn: SiO_2] 에 해당하는 절연막이 없으므로 masking, passivation 등에서 ion implantation 등 새로운 기술이 필요하다.

2. MESFET 이나 JFET 만이 가능하여 circuit capability가 약하다.

GaAs 집적공정의 소개

전형적으로 근대의 GaAs 기술은 이온 주입공정에 크게 의존하고 있으며 아래의 공정은 depletion mode device ( 평소 ON 상태의 TR ) 의 제작에 관한 것이므로 V_T control 문제는 고려되지 않은 것이다.

N dopants : Se, S (valence 6 : replace As)

P dopants : Zn ( valence 2 : replace Ga)

기판은 10^8 ohm cm 정도의 높은 저항을 가진 GaAs를 사용하고 결정 성장시 band gap의 중간 정도의 acceptor energy level을 갖는 Cr 을 첨가하여 불순물등의 영향을 보상한다.

Device Structure in the Future

5-4-1. MOS

5-4-2. BIPOLAR

5-4-3. GaAs

5-4-4. probable outcome◆